专利名称：使用相对地址的可变长译码装置的制作方法
技术领域：
本发明涉及使用相对地址的可变长译码装置。
在最近的HDTV、HD-VTR、数字VTR、数字摄象机、多媒体、电视电话、电话会议等系统中，通常是把图象信号和声音信号编码成为数字信号进行传送，同时存储在记录载体上，再把它译码，用来重放。为了在这种系统中使数据的传输效率最大，期望有进一步压缩传输数据量的技术。一般作为被使用的图象信号的编码方式有变换编码、DPCM、矢量量化、可变长编码等，为了减少整体数据量，使用这种编码方式来去除包含在数字信号内的冗长性数据。
前述的编码方式中的可变长编码由游程长度编码和(变形的)哈弗曼编码构成的，哈弗曼编码把连续的0的个数表示为＂游程长度＂，以便减少取样数，由游程长度编码产生的连续的0的个数即＂游程长度＂和非0取样的＂大小＂或＂电平＂对应于一个码字，例如按照＂a，0，0，b，0，0，0，0，c，d，0，e…＂(a，b，c，d，e≠0)的顺序输入任意数据时，经过扫描长度编码的符号如下＂
，[2，b]，[4，c]，
[1，e]…＂这里
表示非0的第1电平＂a＂之前一个0也没有，[2，b]表示非0的第2电平＂b＂之前有二个0。这样经游程长度编码过的符号用哈弗曼码表把发生频度高的符号分配短码字，把发生频度低的符号分配长码字。在发生频度极低的情况下，则不用哈弗曼码表，而用固定长度的换码字符代码(ESC Code)进行固定长度编码，而且，游程长度无限定长度的符号是无定向的，所以按任意字组单位进行可变长编码。
在经过可变长编码的数据的比特串中包含有表示任意区间开始的符号和表示终端的符号、表示是视频信号的符号、表示字组的终端EOB的符号、多种控制符以及状态的表示码等。
图1表示现有技术中用来对可变长编码的数据进行译码的可变长译码器。
IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS FORVIDEO TECHNOLOGY.VOL.1.NO.1.MARCH 1991中的PP.147-155的Shawmin Lei和Ming-ting Sun的＂An Entropy CodingSystem for Digital HDTV Applications＂一文更详细地披露了图1的这种机器。因此，本说明书对图1的机器的动作作简单地说明。
可变长编码的数据以比特串的形态传送，并存储在接受方FIFO存储器那样的缓冲器(图未示)。码字长度累加器5施加读出信号READ时，缓冲器把N比特数据并行输出到第1寄存器1，这时第1寄存器1把由缓冲器(图未示)输出N比特经可变长编码的数据锁存起来。第2寄存器2锁存由第1寄存器1输出N比特可变长编码过的数据，第1和第2寄存器1，2的输出送到桶形移位器3，再按照由码字长度累加器5供给的经累加的码字长度输出。
更详细地说，桶形移位器3把进入经移位量为码字长度累积器5所累积的码字长度移位的窗口内的N比特数据输出到可编码逻辑矩阵PLA4。PLA4对从桶形移位器3输出的N比特经可变长编码的数据进行译码，并把译码时所使用的码字长度输出到码字长度累加器5。PLA4输出经译码的符号及其符号的码字长度，码字长度累加器5把从PLA4送来的码字长度加在已存储的所累加的码字长度上，生成新的累加的码字长度。如果新生成的累加的码字长度大于等于N比特，码字长度累加器就产生读出信号READ，并把比特数＂N＂从累加的码字长度中减去，计算出供给桶形移位器3的累加的码字长度。
但是，如果累加的码字长度比N比特少，码字长度累加器5就把码字长度原样输出到桶形移位器3。桶形移位器3把寄存器1，2供给的2N比特中移位码字长度累加器5所供给的累加的码字长度的窗口内的数据输出到PLA4。前述的Shaw-min Lei和Ming-ting Sun的文献中记述有包含这种寄存器的动作在内的与图1相关的具体的说明。
上述现有技术的可变长译码装置虽然可以在一个字组中对一个符号译码，但是，却使桶形移位器的硬件设计变得复杂，从而使译码控制电路也变得很复杂。而且，存储可变长译码表ROM和PLA的利用要求大的容量，同时，为了使用桶形移位器，必须把用比特串形态输入的数据变成为并行形态。
本发明是为解决前述的缺点而提出的方案，其目的是提供一种使用相对地址的可变长译码装置。
为了实现本发明的目的，用来输出对应经可变长编码的数据的符号数据的可变长译码装置包含有存储器装置、绝对地址发生装置和控制装置，其中存储器装置设置有存储对应于绝对地址数据的各存储区域的相对地址数据、表示符号是否被决定的状态信号以及符号数据的多个存储区域，该存储器装置用来输出由所输入的绝对地址数据指定的存储区域内所存储的信息；绝对地址发生装置根据控制信号和来自前述存储器装置的相对地址数据产生绝对地址数据；控制装置根据经可变长编码的比特数据和前述存储器装置输出的状态信号产生控制信号。
为实现本发明的目的，用来输出对应于按已经设定大小的字组单位进行过编码的数据的符号数据的可变长译码装置包含有存储器装置、绝对地址发生装置和控制装置，其中存储器装置设置有存储对应于绝对地址数据的各存储区域的相对地址、符号数据以及表示符号是否已被决定和所决定的符号的种类的状态信号的多个存储区域，该存储器装置用来输出由所输入的绝对地址数据指定的存储区域内所存储的信息；绝对地址发生装置根据控制信号和来自前述存储器装置的相对地址数据产生绝对地址数据；控制装置根据表示已经设定了大小的各字组的开始的开始信号和可变长编码过的比特数据以及由前述存储装置输出的状态信号产生控制信号。
附图简要说明图1是现有技术的可变长译码装置的方框图。
图2是按照本发明的优选实施例的使用相对地址的可变长译码装置。
图3A-B是用来说明根据MPEG2的中间模式的可变长码表设计的存储器21A的示图。
以下根据图2-图3B详述具体实现本发明的一个实施例。
图2是按照本发明的优选实施例的可变长译码装置的原理方框图。
图2的装置设置有用于中间模式/内部模式的二个存储器21A，21B、存储器21A，21B按照它们各自从外部所输入的中间模式信号INTER和内部模式信号INTRA被激活。存储器21A、21B把用可变长码表进行的可变长编码与符号的关系存储为把相对地址数据、表示是否符号已被决定的状态信号以及符号数据分配给多个绝对地址值的状态。存储器21A、21B有相对地址数据，该相对地址数据是对应于具有下次输入的经可变长编码的比特数据值之中的一个值所决定的符号的绝对地址数据的地址数据。下面结合图3A-图3B对有关存储器21A、21B的具体说明予以详述。
图2的装置设置有用来控制使用存储器21A、21B的可变长译码的控制器22，控制器22产生表示宏数据块或字组那样的任意区间开始的开始信号START和以比特串形态输入所收到的经可变长编码的比特数据的控制信号RST、CID、SEL1、SEL2、SIGN、READY以及EOB。第1选择器23根据控制器22所产生的第1选择信号SEL1把已经设定的地址值＂000012＂和由存储器21A或21B输出的相对地址数据RADDR之中的一个输出到加法器24。加法器24把锁存器25的输出数据、由控制器22所输出的区分比特数据CID以及第1选择器23的输出数据进行加法运算，并把由加法器24生成的绝对地址数据AADDR存储在锁存器25，存储在锁存器25内的数据被使用作为存储器21A或21B的绝对地址。第1比特数调整器27把从存储器21A或21B送来的5比特游程数据作成为6比特数据予以输出，第2比特数调整器28把从存储器21A或21B送来的6比特游程数据作成为11比特数据予以输出。第2选择器26根据来自控制器22的第2选择信号SEL2有选择地输出从比特数据调整器27、28以及控制器22输出的数据，控制器22设置有被送到第2选择器26的6比特的数据传输线和11比特的数据传输线。
在说明前述构成的图2的动作之前，根据图3A-图3B详细地说明存储器21A或21B的结构。
图3所示的哈弗曼树结构(Huffman tree)具有用四角形和圆形表示的节数的多个绝对地址，以及用圆形表示的节的叶片数的多个游程/电平数据，图3A所示的哈弗曼树的总节数由下式来计算总节数＝[叶片数×2]-1在图3A的哈弗曼树由MPDG2的DCT系数构成的情况下，因为叶片数是113，所以总节数就是225(＝[2×113]-1)个。根据这样的哈弗曼树所设计的存储器21A或21B有225个绝对地址，绝对地址被分配到具有19比特存储容量的各存储区域的每一个存储区域。在各存储区域中所存储的19比特信息由5比特相对地址数据、3比特状态信号、5比特游程数据以及6比特电平数据构成。在此，相对地址是用来指定下一个节的地址，状态信号STATUS表示输入符号是ESC代码、EOB代码或游程/电平数据之中的哪一个。各存储器21A或21B设计得具有能使可变长码表内的符号相互区分的最小限度的数据容量。
因此，由于必须有225个节，所以存储器21A或21B就要被设计得具有总数为4275比特数的数据存储容量，图3A是MPEG2的中间模式的DCT系数的哈弗曼树的情况下，存储器21A具有图3B所示的那种绝对地址与符号之间的关系，这时的相对地址、叶片、ESC符号以及EOB符号也都表示在图3B的表上。本领域的技术人员很容易根据图3A-图3B以及前面的说明设计用于MPEG2内部模式的存储器21B，所以省略了它的具体说明。
返回到图2装置的动作说明，在输入以比特串形态所输入的可变长编码数据的各比特数据时，图2的装置进行动作。
图2的装置开始执行可变长译码动作时，输入到该编码表的模式信号INTRA或INTER把存储器21A或21B激活，这个模式信号INTRA或INTER还被送到控制器22。在施加表示按照MPEG2的宏数据块(或字组)单位的开始的信号START的情况下，控制器22判断中间模式信号INTER是否已被加上，也就是说判断是否进行用中间模式存储器21A的可变长译码动作。按中间模式进行可变长译码的情况下，加上开始信号START之后，控制器22根据最初输入的比特数据值产生与该值不同的区分比特数据CID。最初比特数据的值如果为＂1＂，控制器22就把具有值＂1＂的区分比特数据CID输出到加法器24，反之，如果最初比特数据的值为＂0＂，控制器22就把具有值＂0＂的区分比特数据CID输出到加法器24。
另一方面，在按内部模式进行可变长译码的情况下，加上开始信号START之后，控制器22不管最初输入的比特数据值如何总是产生具有＂0＂值的区分比特数据CID。而且，加上最初的比特数据之后，不管所加的比特数据的值如何，控制器22总是产生具有其值为＂0＂的区分比特数据CID。因此，除了产生区分比特数据CID之外，图2的装置使用各模式的存储器21A或21B，不管是中间模式还是内部模式，都按同一方式动作。因此，下面仅根据图3A-图3B详细说明图2的装置按照中间模式动作的情况。
如果加上开始信号START，控制器22就产生复位信号RST并把存储在锁存器25内的数据做成为无效(null)数据，控制器22根据所输入的比特数据的值产生第1选择信号SEL1。因此，在输入到控制器22的经可变长编码的比特数据的值是＂1＂的情况下，第1选择器23根据第1选择信号SEL1把已经设定的地址值＂000012＂输出到加法器24，反之，如果输入到控制器22的经可变长编码的比特数据的值为＂0＂，第1选择器23则根据第1选择信号SEL1把从存储器21A或21B输出的相对地址数据RADDR输出到加法器24。
加上开始信号START以后，最初输入到控制器22的经可变长编码的比特数据的值为＂1＂的情况下，加法器24把其值为＂1＂的区分比特数据CID与来自第1选择器23的相加的地址＂000012＂加起来，产生其值为＂2＂的绝对地址数据AADDR，绝对地址数据AADDR被存储在锁存器25中，并供给存储器21A，存储器21A输出存储在存储器21A中的绝对地址为＂2＂的相对地址RADDR、状态信号STATUS、游程/电平数据。
在图3B中，绝对地址为＂2＂的情况下，游程数据是＂0＂的电平数据是＂1＂，因此，存储器21A把叶片比特值是＂1＂的状态信号STATUS输出到控制器22，把游程/电平数据(＝0/1)输出到第1比特数调整器27和第2比特数调整器28。这种情况下，存储器21A使指针移动，使之指向数据为＂0＂的绝对地址，控制器22根据施加的状态信号STATUS产生复位信号RST，锁存器25根据复位信号RST被初始化。
因为所加上的状态信号STATUS内的叶片比特值是＂1＂，所以，控制器22对于输入的比特数据判断为决定游程/电平数据，其后，把经可变长编码的1比特数据输出为标记信号SIGN，在这里，标记信号SIGN处在可变长编码中使用的码字的后段所加上的标记位，标记位符合MPEG2的规格。在加上开始信号以后的最初的比特数据是＂1＂的情况下，控制器22再进行可变长译码动作，以便从包含其比特数据的2比特以后新输入的比特数据中决定符号。
另一方面，加上开始信号START之后最初输入的经可变长编码的比特数据是＂0＂的情况下，因为从存储器21A或存储器21B输出的相对地址数据RADDR、从锁存器25输出的绝对地址数据AADDR以及来自控制器22的区分比特数据CID的值都是＂0＂，所以加法器24产生其值为＂0＂的绝对地址数据AADDR。
存储器21A把对应于绝对地址数据AADDR＂0＂的相对地址数据RADDR＂4＂输出到第1选择器23，并把3比特数据全都是＂0＂的状态信号STATUS输出到控制器22。如果把经可变长编码的比特数据新加到控制器22，控制器22就把其值为＂0＂的区分比特数据CID输出到加法器24，并产生具有与新加上的比特数据同一值的第1选择信号SEL1。
加法器24把锁存在锁存器25内的数据、来自控制器22的区分比特数据CID以及第1选择器23的输出数据进行加法运算，并把加得的绝对地址数据AADDR供给锁存器25，锁存器25中锁存的绝对地址数据提供给存储器21A或21B，被用来作为存储器21A或21B的绝对地址。存储器21A或21B按照来自锁存器25的8比特绝对地址数据来移动指针，并输出进入该绝对地址所指定的存储区域的相对地址数据RADDR、状态信号STATUS以及游程/电平数据。
在关于输入到控制器22的经可变长编码的比特数据不决定特定符号的情况下，存储器21A根据由锁存器25所施加的绝对地址数据AADDR产生存储在所指定的存储区域内的相对地址数据RADDR和3比特数据的值都是＂0＂的状态信号STATUS。在特定游程/电平数据被决定的情况下，存储器21A把该游程数据和电平数据输出到第1比特数调整器27和第2比特数调整器28，并把叶片值为“1”的状态信号STATUS供给控制器22，控制器22根据该状态信号STATUS产生能把从比特数据调整器27、28输出的数据通过第2选择器26输出的第2选择信号SEL2。第1比特数据调整器27把＂0＂加在从存储器21A或21B施加的5比特游程数据上，形成6比特数据之后，输出到第2选择器26。第2比特数调整器28把＂00000＂加在从存储器21A或21B施加的6比特电平数据上，形成11比特数据之后，输出到第2选择器26。比特数调整器27、28把输入的5比特游程数据变成为6比特长度，把输入的6比特电平数据变成为11比特长度是符合MPEG2的规格的。
为了理解决定特定游程/电平数据的情况，对于在以前的符号已经结束了译码的状态下按照＂011s＂的顺序的控制器22输入比特数据的情况说明如下。
如果对于以前的符号的译码已经结束，控制器22就产生复位信号RST，使锁存器25清零。
如果把比特数据＂0＂加到控制器22，控制器22就产生能把其值为＂0＂的区分比特数据CID以及把从存储器21A施加的相对地址数据RADDR送到加法器24的第1选择信号SEL1，加法器24锁存器25的输出数据＂0＂、区分比特数据CID以及第1选择器23的输出数据进行加法运算，产生其值为＂0＂的绝对地址数据AADDR，锁存器25存储该绝对地址数据AADDR。存储器21A用锁存器25中所存储的绝对地址数据AADDR移动指针，使之指向图3A中的绝对地址数据为＂0＂的存储区域。
关于第2比特数据＂1＂，为使第2选择器23输出相加的地址数据＂000012＂，控制器22产生第1选择信号值是＂0＂的区分比特数据CID。加法器24对于输入数据进行相加运算，把相加结果得到的绝对地址数据AADDR＂5＂输出到锁存器25，锁存器25把绝对地址数据AADDR存储起来，存储器21A移动指针使之指向具有绝对地址数据＂5＂的存储区域，并把该存储区域中存储的相对地址数据RADDR＂2＂输出到第1选择器23。
关于第3比特数据＂1＂，在控制器22的控制下，第1选择器23把相加的地址数据＂000012＂输出到加法器24，加法器24把锁存器25内存储的数据＂5＂和第1选择器23的输出数据＂000012＂以及其值是＂0＂的区分比特数据CID加起来。由加法器24生成的数据＂6＂存储在锁存器25内，存储器21A移动指针使之指向存储在锁存器25内的具有绝对地址数据＂6＂的存储区域，然后，存储器21A把指针指定的存储区域内所存储的游程数据＂1＂和电平数据＂1＂分别输出到第1比特数调整器27和第2比特数调整器28。这时，因为存储器21A输出的状态信号STATUS具有叶片比特值＂1＂，所以控制器22使由比特数调整器27、28供给的数据通过第2选择器26，并产生第2选择信号SEL2，控制器22输出具有与下次输入的比特数据同一值的标记信号SIGE。而且，控制器22还产生使锁存器25清零的复位信号RST。在由输入到控制器22的经可变长编码的数据决定特定符号的情况下，也就是在所输入的经可变长编码的数据决定游程/电平数据、EOB符号或ESC符号的情况下，产生这个复位信号RST。
在输入到控制器22的经可变长编码码的比特数据为EOB代码的情况下，存储器21A或21B产生EOB比特值为＂1＂的状态信号STATUS，控制器22根据这个状态信号STATUS产生EOB信号。
经可变长编码的比特数据是ESC代码的情况下，存储器21A或21B产生ESC比特值为＂1＂的状态信号STATUS，如果该状态信号被加上的话，控制器22就把存储的固定长度的ESC代码数据输出到第2选择器26，并且产生能使ESC代码数据从第2选择器输出的第2选择信号SEL2，从第2选择器26输出的游程/电平数据以及ESC代码数据被提供给后级的逆量化器(图未示)。从控制器22输出的准备信号READY是用来把第2选择器26或控制器22所输出的信号是有效的情况通知后级机器(图未示)的。在第2选择器26输出游程/电平数据的情况下，或者控制器22输出标记信号SIGN、EOB代码数据的情况下，产生这个准备信号READY。
前述的实施例是根据表示宏数据块或字组那样的任意区间的开始的开始信号START继续动作，并且用控制器22产生ESC代码数据和字组终端信号EOB，但是，本领域的技术人员也能作出用存储器21A或21B来产生字组终端信号EOB以及ESC代码信号的变形实施例，显然，都应包含在本发明的范畴之内。
如上所述，本发明的使用相对地址的可变长译码装置与原来使用桶形移位器的可变长译码系统不同，由于进行其它的信号处理过程，并使用比原来的系统更简单的控制电路，所以可以使硬件方面的设计简单，而且能用小存储容量的存储器具体作出可变长的编码表。
权利要求
1.一种用于输出对应于经过可变长编码数据的符号数据的可变长译码装置，包括存储装置，该存储装置具有存储对应于绝对地址的各存储区的相对地址数据、表示是否决定符号的状态信号以及符号数据的多个存储区域，并用来输出由输入的绝对地址数据指定的存储区域中所存储的信息；根据控制信号和来自前述存储装置的相对地址数据产生绝对地址数据的绝对地址的数据发生器；以及根据经可变长编码的比特数据以及前述的存储装置输出的状态信号产生控制信号的控制装置。
2.根据权利要求1的可变长译码装置，其特征在于所述的存储装置把基于可变长码表的可变长代码与符号的关系存储为把相对地址数据、表示符号是否被决定的状态信号以及符号数据分配给多个绝对地址值的各个值的形态，所述相对地址数据是对应于能有接下来输入的经可变长编码的比特数据的值中的一个值所决定的符号的绝对地址数据的相对地址数据。
3.根据权利要求2的可变长译码装置，其特征在于所述各存储区域按照能区分对应于不同的绝对地址值的相对地址数据、状态信号以及符号数据的最小限度的数据大小来存储对应于各绝对地址值的相对地址数据、状态信号和符号数据。
4.根据权利要求1的可变长译码装置，其特征在于所述存储装置具有的多个存储区域的各个存储区域是第1形态存储区域和第2形态存储区域之中的一个，所述第1形态存储区域存储对应于经可变长编码的数据的符号数据和表示符号被决定的状态信号，所述第2形态存储器存储没有对应于经可变长编码的符号数据的情况下的相对地址数据和表示符号不被决定的状态信号。
5.根据权利要求4的可变长译码装置，其特征在于如果所述绝对地址发生装置所产生的绝对地址数据指定第1形态存储区域，所述存储装置输出表示特定符号被决定的状态信号和符号数据；如果所述绝对地址发生装置所产生的绝对地址数据指定第2形态存储区域，所述存储装置输出表示特定符号不被决定的状态信号和相对地址数据。
6.根据权利要求1的可变长译码装置，其特征在于所述绝对地址发生装置包括存储输入数据的锁存器、根据所述存储装置输出的相对地址数据和施加已经设定的地址值的选择控制信号有选择地进行输出的选择器、把所述锁定器存储的数据和由所述选择器施加的数据相加而生成绝对地址数据并把所生成的绝对地址数据供给所述锁存器的加法器；如果从所述存储装置施加表示对应于经可变长编码的数据的符号已被决定的状态信号，所述控制装置使所述锁存器复位，并根据现在输入的经可变长编码的比特数据的值产生选择控制信号。
7.根据权利要求6的可变长译码装置，其特征在于如果现在输入的经可变长编码的比特数据值为＂1＂，所述控制装置产生能把所述已经设定的地址值输入到所述加法器的选择控制信号；若其值为＂0＂，则产生能把来自多数存储装置的相对地址数据输出到所述加法器的选择控制信号。
8.一种用于已经设定了大小的字组单位输出对应于经可变长编码的数据的符号数据的可变长译码装置，包括存储装置，该存储装置具有存储对应于绝对地址的各存储区的相对地址数据、符号数据以及表示是否决定符号和所决定的符号种类的状态信号的多个存储区域，并用来输出由输入的绝对地址数据指定的存储区域中所存储的信息；根据控制信号和来自前述存储装置的相对地址数据产生绝对地址数据的绝对地址数据发生器；以及根据表示已经设定了大小的各字组的开始的开始信号和经可变长编码的比特数据以及前述的存储装置输出的状态的信号产生控制信号的控制装置。
9.根据权利要求8的可变长译码装置，其特征在于所述的存储装置把基于可变长码表的可变长代码与符号的关系存储为把相对地址数据、表示符号是否被决定和所决定的符号种类的状态信号以及符号数据分配给多个绝对地址值的各个值的形态，所述相对地址数据是对应于能有接下来输入的经可变长编码的比特数据的值中的一个值所决定的符号的绝对地址数据的相对地址数据。
10.根据权利要求9的可变长译码装置，其特征在于所述存储装置按照能区分对应于不同的绝对地址值的相对地址数据、状态信号以及符号数据的最小限度的数据大小来存储对应于各绝对地址值的相对地址数据、状态信号和符号数据。
11.根据权利要求10的可变长译码装置，其特征在于进一步包括用来把比特数调整得使所述存储装置输出的符号数据符合按照使用所述可变长码表的信号规格的数据格式的比特数调整器。
12.根据权利要求9的可变长译码装置，其特征在于所述存储装置具有的多个存储区域的各个存储区域是第1形态存储区域和第2形态存储区域之中的一个，所述第1形态存储区域存储对应于经可变长编码的数据的符号数据以及表示符号已被决定和所决定的符号的种类的状态信号，所述第2形态存储器存储没有对应于经可变长编码的符号数据的情况下的相对地址数据和表示符号不被决定的状态信号。
13.根据权利要求8的可变长译码装置，其特征在于所述绝对地址发生装置包括存储输入数据的锁存器，根据所述存储装置输出的相对地址数据和施加已经设定的地址值的选择控制信号有选择地进行输出的选择器、把所述锁存器存储的数据和由所述选择施加的数据以及由控制器所施加的数据相加而生成绝对地址数据并把所生成的绝对地址数据供给所述锁存器的加法器；如果从所述存储装置施加表示对应于经可变长编码的数据的符号已被决定的状态信号，所述控制装置使所述锁存器复位，并根据现在输入的经可变长编码的比特数据的值产生送到所述选择器的选择控制信号，并在施加开始信号之后根据最初输入的经可变长编码的比特数据的值决定送到所述加法器的数据的值。
14.根据权利要求13的可变长译码装置，其特征在于如果现在输入的经可变长编码的比特数据值为＂1＂，所述控制装置产生能把所述已经设定的地址值输出到所述加法器的选择控制信号；若其值为“0”，则产生能把来自多数存储装置的相对地址数据输出到所述加法器的选择控制信号。
15.根据权利要求13的可变长译码装置，其特征在于所述的存储装置根据用于MPGE2的中间模式DCT系数的可变长码表构成的情况下，如果在开始信号之后最初送来的经可变长编码的比特数据的值为＂1＂，所述控制装置生成把值＂1＂加在选择器的输出数据和锁存器的输出数据上的加法结果值，由此来控制所述加法器。
16.根据权利要求8的可变长译码装置，其特征在于如果从所述控制装置送来表示已设定的字组的终端的状态信号，所述控制装置输出所存储的字组终端代码。
全文摘要
本发明提供一种可变长译码装置，包括存储器、绝对地址发生器和控制装置。其中存储器具有存储对应于绝对地址的各存储区的相对地址数据、表示是否决定符号的状态信号以及符号数据的多个存储区域，并用来输出由输入的绝对地址数据指定的存储区域中所存储的信息；绝对地址发生器根据控制信号和来自前述存储器的相对地址数据产生绝对地址数据；控制装置根据经可变长编码的比特数据以及前述的存储装置输出的状态信号产生控制信号。
文档编号H04N5/92GK1130825SQ9511994
公开日1996年9月11日 申请日期1995年10月17日 优先权日1994年10月17日
发明者朴宙河, 郑济昌 申请人:三星电子株式会社