发射器电路以及半导体集成电路的制作方法
【技术领域】
[0001]本文所讨论的实施方式涉及发射器电路以及半导体集成电路。
【背景技术】
[0002]已知的半导体设备包括设置有驱动器电路和第一电压源的信号信令电路，该驱动器电路将补偿电压输出到信令路径，该第一电压源使用向驱动器电路供给的电压作为工作电压来调整从驱动器电路输出到信令路径的补偿电压的振幅。驱动器电路包括多个晶体管开关形成的互补逆变器，该多个晶体管开关通过操作处于饱和区的成对晶体管的一个并且操作处于三极区中的其它晶体管来生成特定阻抗。晶体管开关中的每一个基于补偿信号被驱动，以便将补偿电压输出到信令路径。
[0003]相关专利文献
[0004]日本特开专利公开号2014-7654
【发明内容】
[0005]本文公开的技术的目的是为了对伴随电阻值变化的输出阻抗和输出振幅的变化进行抑制，同时抑制发射器电路中电路表面积的扩大。
[0006]根据实施方式的一方面，发射器电路包括:驱动器，其包括根据输入码设定电阻值的输出电阻器，并且驱动器根据输入信号将输出信号输出到输出端子；高电位侧电阻器，其设置在输出端子与被供给第一电压的高电位线之间；低电位侧电阻器，其设置在输出端子与被供给比第一电压低的第二电压的低电位线之间；高电位侧电流源，其设置在输出端子与高电位线之间，高电位侧电流源根据输入码设有第一电流值，并且从高电位线朝向输出端子输出电流；低电位侧电流源，其设置在输出端子与低电位线之间，低电位侧电流源根据输入码设有第二电流值，并且从输出端子朝向低电位线输出电流；高电位侧开关，其设置在输出端子与高电位线之间，高电位侧开关在接通状态允许从高电位侧电流源输出的电流通过，而在断开状态阻止从高电位侧电流源输出的电流；以及低电位侧开关，其设置在输出端子与低电位线之间，低电位侧开关在接通状态允许从低电位侧电流源输出的电流通过，而在断开状态阻止从低电位侧电流源输出的电流。
【附图说明】
[0007]图1是示出根据本文公开的技术的示例性实施方式的、包括发射器电路的半导体集成电路的配置的框图；
[0008]图2是示出根据第一比较示例的发射器电路的配置的电路图；
[0009]图3是示出根据第一比较示例的发射器电路的配置的模型图；
[0010]图4是示出根据第二比较示例的发射器电路的配置的模型图；
[0011]图5是示出根据第三比较示例的发射器电路的配置的模型图；
[0012]图6是示出根据第四比较示例的发射器电路的配置的模型图；
[0013]图7是示出根据本文公开的技术的示例性实施方式的发射器电路的配置的电路图。
[0014]图8是示出根据本文公开的技术的示例性实施方式的发射器电路的配置的模型图。
[0015]图9是示出根据本文公开的技术的示例性实施方式的、对输出电阻器进行配置的可变电阻器电路的配置的示例的图。
[0016]图10是示出根据本文公开的技术的示例性实施方式的码生成电路的配置的示例的图。
[0017]图11是示出根据本文公开的技术的示例性实施方式的高电位侧电流源和低电位侧电流源的配置的示例的图。
[0018]图12是示出根据本文公开的技术的示例性实施方式的发射器电路的模型图。
[0019]图13是示出根据本文公开的技术的示例性实施方式的发射器电路的模型图。
[0020]图14A是示出根据本文公开的技术的示例性实施方式的发射器电路的模型图。
[0021]图14B是示出根据本文公开的技术的示例性实施方式的发射器电路的模型图。
[0022]图14C是示出根据本文公开的技术的示例性实施方式的发射器电路的模型图。
[0023]图15是在根据本文公开的技术的发射器电路以及根据比较示例的发射器电路中通过计算当高电位侧电阻器和低电位侧电阻器的电阻值变化时输出振幅的变化而得到的结果的表。
[0024]图16是示出根据本文公开的技术的示例性实施方式的SST驱动器的配置的示例的图。
[0025]图17是示出根据本文公开的技术的示例性实施方式的SST驱动器的配置的示例的图。
[0026]图18是示出根据本文公开的技术的示例性实施方式的SST驱动器的配置的示例的图。
【具体实施方式】
[0027]高速接口电路是用在例如在半导体芯片之间发射和接收数字数据的电路，并且通常包括接收部和发射部。发射部的功能是例如将32位的并行数据转换为串行数据，并且将串行数据发送到其它芯片的接收部。
[0028]通常，发射器电路的输出振幅由规格来确定，并且被调整为例如从900mV到1000mV。发射器电路的输出阻抗优选地与信令路径的特性阻抗相匹配，并且发射器电路的输出阻抗的电阻值也由规格来确定。
[0029]发射器电路可以被配置为包括多个电阻器元件，以便将发射器电路的输出阻抗和输出振幅设置为所需的大小。例如，发射器电路可以包括设置有被配置成包括互补MOS(C-MOS)逆变器电路等的驱动器的输出电阻器、被设置在高电位线和输出端子之间的高电位侧电阻器，以及被设置在低电位线和输出端子之间的低电位侧电阻器。高电位侧电阻器和低电位侧电阻器用于将发射器电路的输出振幅调整为所需的大小。根据该配置，发射器电路的输出阻抗的电阻值被施加作为输出电阻、高电位侧电阻器以及低电位侧电阻器的组合电阻的电阻值。此外，发射器电路的输出振幅由在输出电阻器与高电位侧电阻器和低电位侧电阻器之间的比率来确定。
[0030]输出电阻器、高电位侧电阻器以及低电位侧电阻器中的每一个由半导体进行配置，并且具有根据工艺、供给电压和温度(PVT)而变化的电阻值。关注的是:当输出电阻器、高电位侧电阻器以及低电位侧电阻器的电阻值变化时，发射器电路的输出阻抗的电阻值以及输出振幅的大小可以与它们的规格不同。针对抑制伴随发射器电路中的电阻值变化的输出阻抗和输出振幅的变化可以想到的方法是:其中输出电阻器、高电位侧电阻器以及低电位侧电阻器中的每一个被配置为可变电阻器的方法。然而，在这种情况下，电路表面积被制造成非常大，并且在发射器电路中连接到输出端子的导线的数目和长度增加。结果关注的是:连接到输出端子的寄生电容和寄生电阻可以增加，并且输出振幅将以高频率减小。
[0031]可以想到一种方法，其中在输出电阻器、高电位侧电阻器以及低电位侧电阻器中，仅输出电阻器被配置为可变电阻器，以试图避免增加电路表面积。根据这个方法，通过根据由PVT引起的电阻值变化来调整输出电阻器的电阻值，可以将发射器电路的输出阻抗设定为所需的值。然而，关注的是:因为高电位侧电阻器和低电位侧电阻器的电阻值是不可调整的，所以输出振幅的大小可以与规格不同。亦即，当输出电阻器被配置为可变电阻器并且高电位侧电阻器和低电位侧电阻器被配置为固定电阻器时，对于输出阻抗和输出振幅两者有时难以同时满足它们的规格。
[0032]下面参照【附图说明】关于本文公开的技术的示例性实施方式的示例。注意，在每幅图中，相同和等效的配置元件和部分被分配了相同的附图标记。
[0033]图1是示出根据本文公开的技术的示例性实施方式的、包括发射器电路14的半导体集成电路10的配置的框图。半导体集成电路10是在半导体芯片上形成的集成电路，并且具有经由信令路径21、22与其它连接的半导体集成电路10A执行发射和接收数字数据的功能。半导体集成电路10包括计算处理电路11、发射部12以及接收部15。发射部12包括并行-串行转换器电路13以及发射器电路14。接收部15包括串行-并行转换器电路16以及接收器电路17。
[0034]计算处理电路11包括逻辑电路，其执行特定计算处理，输出计算处理的结果为例如32位并行数据，并且将32位并行数据提供到并行-串行转换器电路13。并行-串行转换器电路13将从计算处理电路11输出的并行数据转换成用于输出的串行数据，并且将串行数据提供到发射器电路14。发射器电路14将具有对应于从并行-串行转换器电路13输出的串行数据的逻辑电平的输出信号发射到信令路径21。从发射器电路14输出的输出信号经由信令路径21被提供到半导体集成电路10A。
[0035]然而，从半导体集成电路10A输出的输出信号经由信令路径22被提供到半导体集成电路10。来自半导体集成电路10A的输出信号由半导体集成电路10的接收器电路17接收，并且在例如由串行-并行转换器电路16转换成32位并行数据之后被提供到计算处理电路11。半导体集成电路10的发射部12和接收部15对被称为串行器/解串器(SerDes)进行配置。
[0036]与半导体集成电路10类似地对半导体集成电路10A进行配置。亦即，半导体集成电路10A包括从半导体集成电路10接收输出信号的接收部15A，以及将通过计算处理电路11A产生的计算结果经由信令路径22提供到半导体集成电路10的发射部12A。接收部15A包括接收器电路17A以及串行-并行转换器电路16A，而发射部12A包括并行-串行转换器电路13A以及发射器电路14A。
[0037]半导体集成电路10和10A可以被安装在同一印刷基板上，或者可以被安装在不同的印刷基板上。此外，半导体集成电路10和10A可以被安装到彼此不同的设备。例如，半导体集成电路10可以被安装到路由器，而半导体集成电路10A可以被安装到服务器。
[0038]在给出关于根据本文公开的技术的示例性实施方式的发射器电路的说明之前，在此给出关于根据比较示例的发射器电路的说明。
[0039]图2是示出根据第一比较示例的发射器电路14A的配置的电路图。图1示出从避免使附图复杂化的观点考虑的在半导体集成电路10和10A之间执行单端信令作为数据信令的配置的情况。然而，图2示出采用差分信令方法的配置。此外，图2还示出了接收器电路 17A。
[0040]发射器电路14A包括使用差分信令实现数据信令的非反相侧源串联端接(SST)驱动器30以及反相侧SST驱动器40。非反相侧SST驱动器30包括反相器电路，其在高电位线301与低电位线302之间设置有串联连接的P-M0S晶体管33和N-M0S晶体管34。亦即，P-M0S晶体管33的源极连接到被供给电源电压VDD的高电位线301，而P-M0S晶体管33的漏极连接到N-M0S晶体管34的漏极。N-M0S晶体管34的源极连接到被供给参考电压(0V)的低电位线302。P-M0S晶体管33的栅极和N-M0S晶体管34的栅极连接到公共输入端子31o SST驱动器30包括设置在将P-M0S晶体管33与N-M0S