栅极驱动电路的制作方法

本发明是关于一种栅极驱动电路，尤其是有关于一种可降低漏电流的栅极驱动电路。

背景技术：

一般而言，显示装置中的栅极驱动电路是由多级且串接的移位暂存器所组成，每级移位暂存器用以输出一栅极驱动信号，并通过此栅极驱动信号开启对应的像素行，使得该像素行中的每一像素皆能写入所需的显示数据。

然而，栅极驱动信号的稳定性会影响移位暂存器的驱动能力，当栅极驱动信号在耦合(coupling)操作区间及维持(holding)操作区间时容易有漏电流的情况，而漏电流的情况尤其在高温的环境中更容易发生，进而影响到栅极驱动信号的稳定性，在传统移位暂存器的电路架构下，上拉控制电路通常是主要的漏电路径，因此如何改善上拉控制电路，以降低其在耦合操作区间及维持操作区间造成的漏电流问题乃是一个重要的课题。

技术实现要素：

本发明的一目的在提供一种栅极驱动电路，其针对上拉控制电路进行修正，使得主要漏电路径的漏电流下降，提升栅极驱动信号的稳定性，进而改善移位暂存器的驱动能力。

本发明提出一种栅极驱动电路，该栅极驱动电路包括有多级移位暂存器，其中该些移位暂存器的第n级移位暂存器包括有上拉单元、上拉控制单元、稳压单元、第一控制下拉单元、第一下拉单元、第二控制下拉单元以及第二下拉单元。上拉单元，电性耦接第n级第一节点、时脉信号与第n级输出端，用以依据第n级第一节点的电压与时脉信号而自第n级输出端输出栅极驱动信号。上拉控制单元，电性耦接时脉信号、系统高电位以及第n级第二节点，用以依据第n级第二节点的电压与系统高电位产生传递信号，利用传递信号与时脉信号输出第n+2级第二节点信号以及第n+2级第一节点信号。稳压单元，电性耦接第n级第一节点、第n级第二节点、参考电位、第n+4级输出端与第n+6级输出端，用以依据第n+4级输出端与第n+6级输出端的电压将第一节点与第二节点下拉至该参考电位。第一控制下拉单元，电性耦接第三节点、第n级第一节点、第n+2级第一节点、第n-2级第一节点与参考电位，用以依据第n+2级第一节点、第n级第一节点以及第n-2级第一节点的电压输出一第一控制信号。第一下拉单元，电性耦接第三节点、第n级第一节点、第n级第二节点、第n级输出端、传递信号与参考电位，用以依据第一控制信号将第n级第一节点、第n级第二节点、第n级输出端、传递信号下拉至参考电位。第二控制下拉单元，电性耦接第四节点、第n级第一节点、第n+2级第一节点、第n-2级第一节点与参考电位，用以依据第n+2级第一节点、该第n级第一节点以及该第n-2级第一节点的电压输出第二控制信号。第二下拉单元，电性耦接第四节点、第n级第一节点、第n级第二节点、第n级输出端、传递信号与参考电位，用以依据第二控制信号将第n级第一节点、第n级第二节点、第n级输出端、传递信号下拉至参考电位vss。

在本发明的栅极驱动电路中，每级移位暂存器在输出栅极驱动信号时，是先利用上拉控制单元产生传递信号，传递信号会将上拉控制信号维持在相对高电压电平，因此在耦合操作区间时可以维持上拉控制信号的电平，使得漏电流减少让上拉控制信号达到相较于以往更高的电压电平，并且在维持操作区间时，传递信号可以对受到漏电流影响的上拉控制信号进行电荷补充，以减低漏电流对上拉控制信号的影响。

为了让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为依照本发明一实施例的移位暂存器的电路示意图；

图2为依照本发明第一实施例的移位暂存器的部分电路图；

图3为依照本发一实施例的移位暂存器的信号时序图；

图4为依照本发明第二实施例的移位暂存器的部分电路图；

图5为依照本发明第三实施例的移位暂存器的部分电路图；以及

图6为依照本发明一实施例的移位暂存器的电路图。

其中，附图标记：

100：移位暂存器

11：上拉单元

12：上拉控制单元

13：稳压单元

14、16：控制下拉单元

15、17：下拉单元

q(n)、q(n+2)、q(n-2)、qs(n)、qs(n+2)、qs(n-2)、qs(3)、qs(5)、p(n)、k(n)：节点

hc(n)、hc(1)、hc(2)、hc(3)、hc(4)、hc(5)、hc(6)、hc(7)、hc(8)：时脉信号

out(n)、out(n+4)、out(n+6)：输出端

g(n)、g(3)：栅极驱动信号

st(n)：传递信号

ctl1、ctl2：控制信号

vss、vss1：参考电位

vgh：系统高电位

t11、t12、t13、t14、t21、t31、t32、t33、t34、t35、t36、t37、t38、t41、t42：晶体管

t1、t2、t3、t4：时段

具体实施方式

本发明的栅极驱动电路是由多级且串接的移位暂存器组成，接着将说明每级移位暂存器的实现方式，并且以下的各实施例皆以第n级移位暂存器来举例说明之。

请参考图1，图1为依照本发明一实施例的移位暂存器的电路示意图。如图1所示，此移位暂存器100包括有上拉单元11、上拉控制单元12、稳压单元13、控制下拉单元14、下拉单元15、控制下拉单元16与下拉单元17。上拉单元11，电性耦接第n级节点q(n)、时脉信号hc(n)与第n级输出端g(n)，用以依据第n级节点q(n)的电压大小与时脉信号hc(n)而自第n级输出端输出栅极驱动信号g(n)，其中第n级节点q(n)的信号即为上拉控制信号。

上拉控制单元12，电性耦接时脉信号hc(n)、系统高电位vgh以及第n级节点qs(n)，用以依据第n级节点qs(n)的电压大小、时脉信号hc(n)与系统高电位vgh输出第n+2级节点qs(n+2)信号以及第n+2级节点q(n+2)信号。稳压单元13，电性耦接第n级节点q(n)、第n级节点qs(n)、参考电位vss、第n+4级输出端out(n+4)与第n+6级输出端out(n+6)，用以依据第n+4级输出端out(n+4)与第n+6级输出端out(n+6)的电压大小将节点q(n)与节点qs(n)下拉至参考电位vss。

控制下拉单元14，电性耦接节点p(n)、第n级节点q(n)、第n+2级节点q(n+2)、第n-2级节点q(n-2)与参考电位vss，用以依据第n+2级节点q(n+2)、第n级节点q(n)以及第n-2级节点q(n-2)的电压大小输出控制信号ctl1。下拉单元15，电性耦接节点p(n)、第n级节点q(n)、第n级节点qs(n)、第n级输出端out(n)、传递信号st(n)与参考电位vss，用以依据该控制信号ctl1(意即节点p(n)的电位)将第n级节点q(n)、第n级节点qs(n)、第n级输出端out(n)、传递信号st(n)下拉至参考电位vss。

控制下拉单元16，电性耦接节点k(n)、第n级节点q(n)、第n+2级节点q(n+2)、第n-2级节点q(n-2)与参考电位vss，用以依据第n+2级节点q(n+2)、第n级节点q(n)以及第n-2级节点q(n-2)的电压大小输出控制信号ctl2。下拉单元17，电性耦接节点k(n)、第n级节点q(n)、第n级节点qs(n)、第n级输出端out(n)、传递信号st(n)与参考电位vss，用以依据该控制信号ctl2(意即节点k(n)的电位)将第n级节点q(n)、第n级节点qs(n)、第n级输出端out(n)、传递信号st(n)下拉至参考电位vss。

接下来请参考图2，图2为依照本发明第一实施例的移位暂存器的部分电路图，其包含上拉单元11、上拉控制单元12以及稳压单元13。继续说明上拉单元11的实现方式，上拉单元11包括有晶体管t21(即所谓的驱动晶体管)，晶体管t21的第一端用以接收时脉信号hc(n)，晶体管t21的第二端电性耦接第n级输出端out(n)，而晶体管t21的控制端电性耦接第n级节点q(n)。

接下来继续说明上拉控制单元12及稳压单元13的实现方式，上拉控制单元12包括有晶体管t11、t12、t13与t14。晶体管t13的第一端用以接收时脉信号hc(n)，而晶体管t13的控制端电性耦接第n级节点qs(n)。晶体管t14的第一端用以接收系统高电位vgh，而晶体管t14的控制端电性耦接第n级节点qs(n)。晶体管t12的第一端电性耦接晶体管t14的第二端，晶体管t12的第二端用以输出第n+2级节点qs(n+2)信号，而晶体管t12的控制端电性耦接晶体管t13的第二端。晶体管t11的第一端及控制端电性耦接晶体管t14的第二端，晶体管t11的第二端用以输出第n+2级节点q(n+2)信号。稳压单元13包括有晶体管t41与t42，晶体管t41的第一端电性耦接第n级节点q(n)，晶体管t41的第二端电性耦接参考电位vss，而晶体管t41的控制端则接收第n+4级输出端out(n+4)的信号。晶体管t42的第一端电性耦接第n级节点qs(n)，晶体管t42的第二端电性耦接参考电位vss，而晶体管t42的控制端则接收第n+6级输出端out(n+6)的信号。

图3为依照本发一实施例的移位暂存器的信号时序图。在图3中，标示与图2中的标示相同者表示为相同的信号。以下将以图3所示的四个时段(时段t1～t4)，并且以第3级的移位暂存器(即n＝3)来说明图2所示的上拉单元11、上拉控制单元12以及稳压单元13的操作，请同时参照图2与图3。

在时段t1中，意即为预充电(pre-charging)操作区间，藉由第3级节点qs(3)的信号来导通(turnon)晶体管t13与t14，晶体管t14经由系统高电位vgh产生传递信号st(3)并且将传递信号st(3)上拉至致能电平，接着传递信号st(3)导通晶体管t11后，晶体管t11将第5级节点q(5)的信号上拉至致能电平，此外第3级节点qs(3)的信号是由第1级移位暂存器所产生，其生成第3级节点qs(3)的信号的方式与第3级移位暂存器生成第5级节点qs(5)的信号的方式相同。

在时段t2中，意即为预充电(pre-charging)操作区间，晶体管t13与t14继续由第3级节点qs(3)的信号导通，晶体管t14继续将传递信号st(3)维持在致能电平，由于传递信号st(3)维持在致能电平晶体管t11也继续将第5级节点q(5)的信号维持在致能电平，时脉信号hc(3)由禁能电平转态为致能电平导通晶体管t12，晶体管t12将第5级节点qs(5)的信号上拉至致能电平，同时亦可通过晶体管t13的寄生电容来将第3级节点qs(3)的信号耦合至更高电平vgh⁺，接着通过晶体管t21的寄生电容来将第3级节点q(3)的信号耦合至更高电平vgh⁺，同时晶体管t21输出第3级的栅极驱动信号g(3)。

在时段t3中，意即为耦合(coupling)操作区间，由于第3级节点qs(3)的信号持续维持在致能电平，因此晶体管t13与t14持续导通传递信号st(3)继续维持在致能电平，晶体管t14继续将传递信号st(3)维持在致能电平，此外，第5级节点qs(5)的信号及第5级节点q(5)的信号是由第5级的移位暂存器的电路，藉由时脉信号hc(5)由禁能电平转态为致能电平，将第5级节点qs(5)的信号及第5级节点q(5)的信号耦合至更高电平vgh⁺。

在时段t4中，意即为维持(holding)操作区间，第3级节点qs(3)的信号持续维持在致能电平，晶体管t13与t14持续导通传递信号st(3)继续维持在致能电平，第7级输出端out(7)的信号导通晶体管t41，晶体管t41将第3级节点q(3)的信号拉低至禁能电平，晶体管t21关闭，且其禁能电平亦为参考电位vss，而传递信号st(3)持续将第5级节点q(5)的信号维持在致能电平，直到第9级输出端out(9)的信号导通晶体管t42后，晶体管t42将第3级节点qs(3)的信号下拉至禁能电平，晶体管t13与t14关闭。下拉单元15及17会根据控制信号ctl1及ctl2将传递信号st(3)下拉至禁能电平，由于第9级输出端out(9)的信号导通晶体管t41使第5级节点q(5)的信号也被下拉至禁能电平。其中，晶体管t41及t42的控制端是分别接收第n+4级输出端out(n+4)及第n+6级输出端out(n+6)的信号，在以n＝3为例的本实施例中，晶体管t41及t42是分别接收第7级输出端out(7)及第9级输出端out(9)，第7级输出端out(7)可以等效于时脉信号hc(7)的时脉，而第9级输出端out(9)可以等效于时脉信号hc(1)的时脉。

接着请继续参考图4，图4为依照本发明第二实施例的移位暂存器的部分电路图，其包含上拉单元11、上拉控制单元12以及稳压单元13，其中上拉单元11及稳压单元13与前述的上拉单元11及稳压单元13相同，在此便不再赘述。在此仅说明第二实施例的上拉控制单元12的实现方式，上拉控制单元12包含有晶体管t11、t12、t13及t14，第一实施例与第二实施例的差异在于晶体管t11的耦接方式，而晶体管t12、t13及t14的耦接关系与第一实施例相同，因此接着仅说明晶体管t11的耦接方式，晶体管t11的第一端电性耦接晶体管t14的第一端，晶体管t11的第二端用以输出第n+2级节点q(n+2)的信号，而晶体管t11的控制端电性耦接晶体管t14的第二端及晶体管t12的第一端。由于晶体管t11的第一端耦接至晶体管t14的第一端，晶体管t11的第一端也接收系统高电位vgh，因此只要传递信号st(n)导通晶体管t11，晶体管t11即可持续将第n+2级节点q(n+2)的信号上拉至致能电平，晶体管t13导通晶体管t12，晶体管t12可将第n+2级节点qs(n+2)的信号维持在致能电平，而第二实施例的上拉单元11、上拉控制单元12以及稳压单元13的操作与第一实施例相同，在此便不再赘述。

接着请继续参考图5，图5为依照本发明第三实施例的移位暂存器的部分电路图，其包含上拉单元11、上拉控制单元12以及稳压单元13，其中上拉单元11及稳压单元13与前述的上拉单元11及稳压单元13相同，在此便不再赘述。在此仅说明第三实施例的上拉控制单元12的实现方式，上拉控制单元12包含有晶体管t11、t12、t13及t14，第一实施例与第三实施例的差异在于晶体管t11及t12的耦接方式，而晶体管t13及t14的耦接关系与第一实施例相同，因此接着仅说明晶体管t11及t12的耦接方式，晶体管t12的第一端电性耦接晶体管t14的第一端，晶体管t12的第二端用以输出第n+2级节点qs(n+2)的信号，而晶体管t12的控制端电性耦接晶体管t13的第二端。晶体管t11的第一端电性耦接晶体管t14的第一端，晶体管t11的第二端用以输出第n+2级节点q(n+2)的信号，而晶体管t11的控制端电性耦接晶体管t14的的第二端。由于晶体管t11及t12的第一端皆耦接至晶体管t14的第一端，晶体管t11及t12的第一端也接收系统高电位vgh，因此只要传递信号st(n)导通晶体管t11，晶体管t11即可持续将第n+2级节点q(n+2)的信号上拉至致能电平，晶体管t13导通晶体管t12，晶体管t12可将第n+2级节点qs(n+2)的信号维持在致能电平，而第三实施例的上拉单元11、上拉控制单元12以及稳压单元13的操作与第一实施例相同，在此便不再赘述。

接着请参考图6，图6为依照本发明一实施例的移位暂存器的电路图，图6的上拉控制电路12是以第一实施例中的上拉控制电路12为例，也可以使用第二或第三实施例的上拉控制电路12皆不影响本发明。图6包含有上拉单元11、上拉控制单元12、稳压单元13、下拉控制单元14、下拉单元15、下拉控制单元16及下拉单元17。而上拉单元11、上拉控制单元12及稳压单元13的操作及耦接方式已如上所述，下拉控制单元14及16的操作及耦接方式为现有技术也并非本发明的重点，因此在此便不再赘述。下拉单元15包括有晶体管t31、t32、t33及t34，其中晶体管t31、t32及t33皆为现有技术中的晶体管，其用以根据节点p(n)的电位(意即控制信号ctl1)将第n级节点q(n)、第n级输出端out(n)及传递信号st(n)的电位下拉至参考电位vss，而本发明多增加了晶体管t34，晶体管t34的第一端电性耦接第n级节点qs(n)，晶体管t34的第二端电性耦接参考电位vss，而晶体管t34的控制端电性耦接节点p(n)，其用以根据节点p(n)的电位将第n级节点qs(n)的电位下拉至参考电位vss。

下拉单元17包括有晶体管t35、t36、t37及t38，其中晶体管t35、t36及t37皆为现有技术中的晶体管，其用以根据节点k(n)的电位(意即控制信号ctl2)将第n级节点q(n)、第n级输出端out(n)及传递信号st(n)的电位下拉至参考电位vss，而本发明多增加了晶体管t38，晶体管t38的第一端电性耦接第n级节点qs(n)，晶体管t38的第二端电性耦接参考电位vss，而晶体管t38的控制端电性耦接节点k(n)，其用以根据节点k(n)的电位将第n级节点qs(n)的电位下拉至参考电位vss。

综上所述，在本发明的实施例的栅极驱动电路中，每级移位暂存器在输出栅极驱动信号时，是先利用上拉控制单元产生传递信号，传递信号会将上拉控制信号维持在相对高电压电平(此处的上拉控制信号即为第n级节点q(n)的信号)，因此在耦合操作区间时可以维持上拉控制信号的电平，使得漏电流减少让上拉控制信号达到相较于以往更高的电压电平，并且在维持操作区间时，传递信号或系统高电位可以对受到漏电流影响的上拉控制信号进行电荷补充，以减低漏电流对上拉控制信号的影响。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何熟习此技术者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后付的申请专利范围所界定者电平为准。