一种goa单元及驱动方法、goa电路和显示装置的制造方法
【技术领域】
[0001]本发明涉及显示器制造领域，尤其涉及一种GOA单元及驱动方法、GOA电路和显示
目.ο
【背景技术】
[0002]显示器一般是由水平和垂直两个方向的像素矩阵构成的，显示器进行显示时，驱动电路输出驱动信号，逐行对各像素进行扫描。此外，在一些显示器中，需要驱动电路输出多脉冲的驱动信号。多脉冲的驱动信号的特点是，各行的驱动信号是由至少两个时钟周期相同，占空比相同，个数相同的信号以该驱动信号的周期为延迟逐行传递。产生这种驱动信号的驱动电路称为多脉冲移位寄存器。
[0003]参照图1所示，现有技术中的多脉冲移位寄存器中每一级栅线驱动信号由一个多脉冲输出单元101和一个进阶单元102控制输出；其中，多脉冲输出单元101和进阶单元102由结构相同或类似的集成栅极驱动(英文:Gate driver On Array，简称:G0A)单元组成；构成多脉冲输出单元101的GOA单元的输出信号作为构成进阶单元102的GOA单元的输入信号，构成进阶单元102的GOA单元的输出信号与构成多脉冲输出单元101的GOA单元的输出信号波形相同，但延迟1/2个时钟周期，构成进阶单元102的GOA单元的输出信号再作为下一级构成多脉冲输出单元的GOA单元的输入信号，构成下一级多脉冲输出单元的GOA单元的输出信号与构成本级多脉冲输出单元的GOA单元的输出波形相同，延迟一个时钟周期，最后将构成多脉冲输出单元的GOA单元的输出信号作为驱动信号输入对应的栅线中，则可以得到多脉冲驱动信号。现有技术中的多脉冲移位寄存器中，一级栅线的驱动信号由两个结构相同或类似的GOA单元控制输出，所以导致现有技术中的栅极驱动电路面积大，功耗大。
【发明内容】
[0004]本发明的实施例提供一种GOA单元及驱动方法、GOA电路和显示装置，用于减小栅极驱动电路的面积，降低栅极驱动电路的功耗。
[0005]为达到上述目的，本发明的实施例采用如下技术方案:
[0006]一方面，提供一种GOA单元，包括:输入模块、复位模块、控制模块、第一输出模块、第二输出模块和反馈模块；
[0007]其中，所述输入模块连接第一信号输入端、第二信号输入端、第一时钟信号端、第二时钟信号端、第一电平端、第二电平端、第一控制节点和第三控制节点，用于在所述第二信号输入端的第二输入信号、所述第一时钟信号端的第一时钟信号、所述第二时钟信号端的第二时钟信号、所述第一电平端的第一电压、所述第二电平端的第二电压和所述第三控制节点的电压的控制下将所述第一信号输入端的电压与所述第一控制节点的电压拉齐；
[0008]所述复位模块连接所述第一信号输入端、所述第二时钟信号端、所述第二电平端、所述第一控制节点、所述第三控制节点和第三信号输入端，用于在所述第一信号输入端的第一输入信号、所述第二时钟信号端的第二时钟信号和所述第三信号输入端的第三输入信号的控制下将所述第一控制节点的电压与所述第二电平端的第二电压拉齐；
[0009]所述控制模块连接第一时钟信号端、所述第二时钟信号端、所述第一控制节点、所述第二电平端、第二控制节点和所述第三信号输入端，用于在所述第一时钟信号端的第一时钟信号、所述第一控制节点的电压和所述第三信号输入端的第三输入信号的控制下将所述第二控制节点的电压与所述第一时钟信号端的电压拉齐，或者在所述第二时钟信号端的第二时钟信号、第一控制节点的电压和所述第三信号输入端的第三输入信号的控制下将所述第二控制节点的电压与所述第一时钟信号端的电压拉齐，或者在所述第一控制节点的电压的控制下将所述第二控制节点的电压与所述第二电平端的第二电压拉齐；
[0010]所述第一输出模块连接所述第二信号输入端、所述第一控制节点、所述第二控制节点、所述第一电平端、所述第二电平端、第一信号输出端；用于在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压控制下将所述第一电平端的第一电压在所述第一信号输出端输出，或者在所述第二控制节点的控制下将第一信号输出端的电压与所述第二电平端的第二电压拉齐；
[0011]所述第二输出模块连接所述第一控制节点、所述第二控制节点、所述第二电平端、第三时钟信号端和第二信号输出端；用于在所述第一控制节点的电压的控制下将所述第三时钟信号端的第三时钟信号在所述第二信号输出端输出，或者在所述第二控制节点的电压的控制下将所述第二电平端的第二电压与所述第二信号输出端的电压拉齐；
[0012]所述反馈模块连接所述第一信号输出端、所述第一控制节点、所述第二控制节点、所述第一电平端、所述第二电平端、第三信号输出端和所述第三控制节点；用于在所述第一控制节点的电压、所述第二控制节点的电压和所述第一信号输出端的电压的控制下将所述第三控制节点的电压与所述第一电平端的第一电压拉齐，以及将所述第一电平端的第一电压在所述第三信号输出端输出。
[0013]可选的，所述输入模块包括:第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；
[0014]所述第一晶体管的第一端连接第一信号输入端，所述第一晶体管的第二端连接所述第三控制节点，所述第一晶体管的栅极连接所述第二晶体管的栅极；
[0015]所述第二晶体管的第一端连接所述第三控制节点，所述第二晶体管的第二端连接所述第一控制节点，所述第二晶体管的栅极连接所述第三晶体管的第二端；
[0016]所述第三晶体管的第一端连接所述第一电平端，所述第三晶体管的第二端连接所述第四晶体管的第一端，所述第三晶体管的栅极连接所述第一时钟信号端；
[0017]所述第四晶体管的第一端连接所述第五晶体管的第一端，所述第四晶体管的第二端连接所述第五晶体管的第二端，所述第四晶体管的栅极连接所述第二时钟信号端；
[0018]所述第五晶体管的第二端连接所述第二电平端，所述第五晶体管的栅极连接所述第二信号输入端。
[0019]可选的，所述复位模块包括:第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；
[0020]所述第六晶体管的第一端连接所述第六晶体管的栅极，所述第六晶体管的第二端连接所述第七晶体管的第一端，所述第六晶体管的栅极连接所述第二时钟信号端；
[0021]所述第七晶体管的第二端连接所述第八晶体管的第一端，所述第七晶体管的栅极连接所述第八晶体管的栅极；
[0022]所述第八晶体管的第一端连接所述第三信号输入端，所述第八晶体管的第二端连接所述第二电平端，所述第八晶体管的栅极连接所述第一信号输入端；
[0023]所述第九晶体管的第一端连接所述第一控制节点，所述第九晶体管的第二端连接所述第十晶体管的第一端，所述第九晶体管的栅极连接所述第十晶体管的栅极；
[0024]所述第十晶体管的第一端连接所述第三控制节点，所述第十晶体管的第二端连接所述第二电平端，所述第十晶体管的栅极连接所述第六晶体管的第二端。
[0025]可选的，所述控制模块包括:第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管、
[0026]所述第十一晶体管的第一端连接所述第十一晶体管的栅极，所述第十一晶体管的第二端连接所述第十二晶体管的第二端，所述第十一晶体管的栅极连接所述第二时钟信号端;
[0027]所述第十二晶体管的第一端连接所述第十二晶体管的栅极，所述第十二晶体管的第二端连接所述第十三晶体管的第一端，所述第十二晶体管的栅极连接所述第一时钟信号端;
[0028]所述第十三晶体管的第一端连接所述第二控制节点，所述第十三晶体管的第二端连接所述第十四晶体管的第一端，所述第十三晶体管的栅极连接所述第十四晶体管的栅极；
[0029]所述第十四晶体管的第一端连接所述第三信号输入端，所述第十四晶体管的第二端连接所述第二电平端，所述第十四晶体管的栅极连接所述第一控制节点。
[0030]可选的，所述第一输出模块包括:第一电容、第二电容、第十五晶体管和第十六晶体管；
[0031]所述第一电容的第一极连接所述第二信号输入端，所述第一电容的第二端连接所述第第二电容的第一极；
[0032]所述第二电容的第一极连接所述第一控制节点，所述第二电容的第二极连接所述第十五晶体管的第二端；
[0033]所述第十五晶体管的第一端连接所述第一电平端，所述第十五晶体管的第二端连接所述第一信号输出端，所述第十五晶体管的栅极连接所述第一控制节点；
[0034]所述第十六晶体管的第一端连接所述第一信号输出端，所述第十六晶体管的第二端连接所述第二电平端，所述第十六晶体管的栅极连接所述第二控制节点。
[0035]可选的，所述第二输出模块包括:第十七晶体管和第十八晶体管；
[0036]所述第十七晶体管的第一端连接所述第三时钟信号端；所述第十七晶体管的第二端连接所述第二信号输出端，所述第十七晶体管的栅极连接所述第一控制节点；
[0037]所述第十八晶体管的第一端连接所述第二信号输出端；所述第十八晶体管的第二端连接所述第二电平端；所述第十八晶体管的栅极连接所述第二控制节点。
[0038]可选的，所述反馈模块包括:第十九晶体管、第二十晶体管、第二十一晶体管和第二十二晶体管；
[0039]所述第十九晶体管的第一端连接所述第一电平端，所述第十九晶体管的第二端连接所述第二十晶体管的第一端，所述第十九晶体管的栅极连接所述第一控制节点；
[0040]所述第二十晶体管的第一端连接所述第二十一晶体管的第一端；所述第二十晶体管的第二端连接所述第二电平端，所述第二十晶体管的栅极连接所述第二控制节点；
[0041]所述第二十一晶体管的第一端连接所述第二十二晶体管的第一端，所述第二十一晶体管的第二端连接所述第三控制节点；所述第二十一晶体管的栅极连接所述第二十二晶体管的栅极；
[0042]所述第二十二晶体管的第二端连接所述第三信号输出端，所述第二十二晶体管的栅极连接所述第一信号输出端。
[0043]可选的，所述晶体管均为N型晶体管；或者所述晶体管均为P型晶体管。
[0044]可选的，所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号相位相反，且所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号的占空比均为50%。
[0045]—方面，提供一种GOA电路，包括:至少两个上述任一项所述的GOA单元；
[0046]其中，第I级GOA单元的第一信号输入端输入帧起始信号，所述第I级GOA单元的第二信号输入端连接第二第2级GOA单元的第一信号输出端，所述第I级GOA单元的第一第I信号输出端连接第2级GOA单元的第一信号输入端；所述第I级GOA单元的第三信号输入端连接所述第2级GOA单元的第三信号输出端；
[0047]第η级GOA单元的第一信号输入端连接第η_1级GOA单元的第一信号输出端，所述第n级G0A单元的第二信号输入端连接第η+1级GOA单元的第一信号输出端，所述第η级GOA单元的第三信号输入端连接第η+1级GOA单元的第三信号输出端，所述第η级GOA单元的第一信号输出端连接第η+1级GOA单元的第一信号输入端，所述第η级GOA单元的第一信号输出端连接所述第η-1级GOA单元的第二信号输入端，所述第η级GOA单元的第三信号输出端连接所述第η-1级GOA单元的第三信号输入端；其中，η为正整数。
[0048]一方面，提供一种显示装置，包括:上述的GOA电路。
[0049]—方面，提供一种GOA单元的驱动方法，包括:
[0050]第一阶段，控制模块在第一时钟信号端的第一时钟信号、第一控制节点的电压的控制下将第二控制节点的电压与所述第一时钟信号端的电压拉齐；第一输出模块在所述第二控制节点的电压的控制下将第二电平端的第二电压与第一信号输出端的电压拉齐；第二输出模块在所述第二控制节点的电压的控制下将第二电平端的第二电压与第二信号输出端的电压拉齐；
[0051]第二阶段，输入模块在第二信号输入端的第二输入信号、所述第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号、第一电平端的第一电压和所述第二电平端的第二电压的控制下将第一信号输入端的电压与所述第一控制节点的电压拉齐；第一输出模块在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压控制下将所述第一电平端的第一电压在所述第一信号输出端输出；第二输出模块在所述第一控制节点的电压的控制下将第三时钟信号端的第三时钟信号在所述第二信号输出端输出；反馈模块在所述第一控制节点的电压和所述第一信号输出端的电压的控制下将所述第一电平端的第一电压与第三信号输出端的电压拉齐；
[0052]第三阶段，所述第一输出模块在所述第二信号输入端的第二输入信号、所述第一控制节点的电压、所述第二控制节点的电压和所述第三节点电压的控制下将所述第一电平端的第一电压在所述第一信号输出端输出；所述第二输出模块在所述第一控制节点的电压和所述第三控制节点的电压的控制下将第三时钟信号端的第三时钟信号在所述第二信号输出端输出；反馈模块在所述第一控制节点的电压和所述第一信号输出端的电压的控制下将所述第一电平端的第一电压与所述第三信号输出端的电压拉齐；
[0053]第四阶段，复位模块在所述第一信号输入端的第一输入信号、所述第二时钟信号端的第二时钟信号和第三信号输入端的第三输入信号的控制下将所述第一控制节点的电压与所述第二电平端的第二电压拉齐；第一信号输出端在所述第二控制节点的控制下将第一信号输出端的电压与所述第二电平端的第二电压拉齐；第二信号输出端在所述第二控制节点的电压的控制下将所述第二电平端的第二电压与所述第二信号输出端的电压拉齐。
[0054]可选的，所述输入模块包括:第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；
[0055]所述第一晶体管的第一端连接第一信号输入端，所述第一晶体管的第二端连接所述第三控制节点，所述第一晶体管的栅极连接所述第二晶体管的栅极；
[0056]所述第二晶体管的第一端连接所述第三控制节点，所述第二晶体管的第二端连接所述第一控制节点，所述第二晶体管的栅极连接所述第三晶体管的第二端；
[0057]所述第三晶体管的第一端连接所述第一电平端，所述第三晶体管的第二端连接所述第四晶体管的第一端，所述第三晶体管的栅极连接所述第一时钟信号端；
[0058]所述第四晶体管的第一端连接所述第五晶体管的第一端，所述第四晶体管的第二端连接所述第五晶体管的第二端，所述第四晶体管的栅极连接所述第二时钟信号端；
[0059]所述第五晶体管的第二端连接所述第二电平端，所述第五晶体管的栅极连接所述第二信号输入端；
[0060]所述第三阶段包括2η个时间段，其中η为正整数，所述方法还包括:
[0061]在所述第一阶段，第一晶体管为截止状态，第二晶体管为截止状态，第三晶体管为截止状态，第四晶体