图2 (b)所示，数据信号发生失真的时间点在CK信号由高电平向低电平的跳变的瞬间，例如传输到子像素R的数据信号由3V变为3V- Λ，传输到子像素G的数据信号由IV变为IV- Λ，传输到子像素B的数据信号由4V变为4V- Λ。造成数据信号失真的原因是寄生电容的耦合效应，根据耦合效应，Λ = CgS*VDATA/(Cgs+Cst+Cls)，其中Cst是子像素中的存储电容，Cls是子像素中的液晶电容，Vdata是数据信号传输的电压。
[0034]图3(a)是现有技术中数据驱动电路中的另一多路选择器的结构示意图。该多路选择器采用了 CMOS传输门来进行门开关的控制。采用CMOS传输门实现多路选择器的原因是为了利用组成CMOS传输门的NMOS管和PMOS管互补的特性，防止输出的数据信号在时钟?目号CK跳变瞬间的失真。
[0035]如图3 (a)所示，该多路选择器包括三个CMOS型开关，每个CMOS型开关由NMOS型开关和PMOS型开关组成，NMOS型开关和PMOS型开关的漏极连接在一起，源极也连接在一起。每个CMOS型开关的漏极连接在一起且与同一数据信号输出端连接，每个CMOS型开关的源极连接不同的子像素R、G、Bo例如从左至右的顺序，第一组CMOS型开关由NMOS型开关SW-a和PMOS型开关SW-a’组成，第二组CMOS型开关由NMOS型开关SW_b和PMOS型开关SW-b’组成，第三组CMOS型开关由NMOS型开关SW-c和PMOS型开关SW_c’组成。每组CMOS型开关中的NMOS型开关的栅极分别连接不同的时钟信号CK1、CK2和CK3，每组COMS型开关中的PMOS型开关的栅极分别连接不同的时钟信号XCK1、XCK2和XCK3。
[0036]图3(b)是图3(a)所示多路选择器的时序波形图。由图3 (b)可知，利用CMOS传输门进行控制的过程中，输出的数据信号不会发生失真，主要原因是:在CK信号(CK1、CK2、CK3)跳变的瞬间，输出的数据信号往较低的电位耦合(Couple)，产生误差电压-Λ。此时XCK信号(XCK1、XCK2、XCK3)也发生跳变，其跳变的过程跟CK信号正好相反，造成输出的数据信号往较高的电位耦合(Couple)，产生误差电压+ Λ。两种跳变的过程造成的结果正好相互抵消，使得输出的数据信号不发生信号失真。但是，相比图2(a)所示的多路选择器，这种采用CMOS传输门的多路选择器会造成额外时钟信号(如图中的XCK)控制线和PMOS晶体管的增加，增加面板设计的成本和复杂性，不利于高规格面板的设计。
[0037]本发明实施例提出了一种多路选择器，其能够在实现多路复用的工作前提下，解决现有技术中经多路选择器传输的数据信号失真的问题，同时减少了面板设计的成本和复杂性。下面参照图4?6来详细本发明实施例的多路选择器的结构和工作过程。
[0038]图4是本发明实施例的应用于数据驱动电路中的多路选择器的概略示意图。需要说明的是，图4不仅示出了多路选择器110的大体结构，还示出了多路选择器110的周围电路分布。如图4所示，与多路选择器110连接的显示区域包括多条数据线例如DL(n)?DL(n+2)、多条栅极线例如Gate(m)?Gate (m+2)、多个子像素P，所谓“子像素”可以为红色子像素R、绿色子像素G或蓝色子像素B等不同颜色的子像素，m及η为正整数。数据线DL (η)?DL (η+2)与栅极线Gate (m)?Gate (m+2)交叉设置，各个子像素P分别电性耦接至数据线DL(n)?DL(n+2)之一与栅极线Gate (m)?Gate (m+2)之一；换言之，每一数据线DL(n)?DL(n+2)电性耦接至上述多个子像素P中的一部分，每一栅极线Gate (m)?Gate (m+2)电性耦接至上述多个子像素P中的一部分，而这些数据线DL (η)?DL (η+2)与栅极线Gate (m)?Gate (m+2)搭配运作以使每一数据线在同一时间所提供的数据信号只被传递至上述多个子像素中的一个。更具体地，每一子像素P主要包括开关管Mp、储存电容Cst以及液晶电容Cls ;开关管Mp的栅极电性耦接至栅极线Gate (m)?Gate (m+2)中的一相应栅极线，开关管Mp的漏极电性耦接至数据线DL(n)?DL(n+2)中的一相应数据线，且开关管Mp的源极通过储存电容Cst及液晶电容Cls电性耦接至共同电位Vcom ;在此，储存电容Cst与液晶电容Cls并联相接。
[0039]多路选择器110还与时序控制器120连接，接收来自时序控制器120的不同时钟信号。多路选择器I1包括多个(一般是至少3个)选择模块例如11(^、11(?及110(:，多个选择模块的一端与同一数据信号输出端DATA连接，另一端分别与不同的数据线连接，每个选择模块在被选通后通过连接的数据线向对应的子像素提供数据信号，即本例中每一个选择模块110A、1 1B及IlOC电性耦接至数据线DL (η)?DL (η+2)之一以在被选通后向对应的子像素R、G、B提供数据信号。其中，每个选择模块(110A、110B、110C)包括:开关；第一时钟信号控制端，其与开关的控制端连接，输出第一时钟信号以控制开关的开启和关闭；信号补偿单元，其与开关的输出端连接，对经传输产生的数据信号的误差进行信号补偿以消除信号失真。
[0040]具体地，选择模块IlOA包括开关SW-a、控制开关SW_a开闭的时钟信号控制端CKl以及与开关SW-a的输出端连接的信号补偿单元A。在时钟信号控制端CKl向开关SW-a输入开启电压时，开关SW-a开启，则与之相连的数据线DL (η)连通，能够接收来自数据信号输出端DATA输出的数据信号并向对应的子像素R传输。信号补偿单元A对经传输产生的数据信号的误差进行补偿。
[0041]类似地，选择模块IlOB包括开关SW-b、控制开关SW-b开闭的时钟信号控制端CK2以及与开关sw-b的输出端连接的信号补偿单元B。在时钟信号控制端CK2向开关SW-b输入开启电压时，开关SW-b开启，则与之相连的数据线DL (n+1)连通，能够接收数据信号并向对应的子像素G传输。信号补偿单元B对经传输产生的数据信号的误差进行补偿。选择模块IlOC包括开关SW-c、控制开关SW-c开闭的时钟信号控制端CK3以及与开关SW_c连接的信号补偿单元C。在时钟信号控制端CK3向开关SW-c输入开启电压时，开关SW-c开启，则与之相连的数据线DL(η+2)连通，能够接收数据信号并向对应的子像素B传输。信号补偿单元C对经传输产生的数据信号的误差进行补偿。
[0042]虽然在本实施例中，开关SW-a、SW-b、Sff-c为NMOS薄膜晶体管，但采用PMOS薄膜晶体管也可以。另外，考虑到LTPS具有更尚的载流子迁移率，本实施例中的开关优选为基于LTPS的NMOS薄膜晶体管或PMOS薄膜晶体管，因此，可以降低功耗，提高器件的电流承载能力，同时，提高晶体管的开关转换速度。
[0043]图5是图4所示多路选择器的结构示意图。下面参考图5来详细说明上述多路选择器I1的选择模块IlOA的电路结构。
[0044]如图5所示，选择模块I1A包括NMOS开关SW_a、与NMOS开关SW_a的栅极连接的时钟信号控制端CKl，以及与NMOS开关SW-a的源极连接的信号补偿单元A。另外还示意出由NMOS开关SW-a本身存在的寄生电容Cgd和Cgs。信号补偿单元A包括:与开关SW_a的寄生电容大小相等的电容Cgs’，其一端与开关的输出端(本例为源极)连接；第二时钟信号控制端XCK，其与电容Cgs’的另一端连接，输出第二时钟信号