专利名称：用于分层核心的测试电路和方法
技术领域：
本发明涉及一种测试电路和方法，并且具体地，涉及一种用于测试具有一个或多个分层核心的测试系统芯片的测试电路和方法。
背景技术：
为了使设计时间最小化，可重用核心逐渐增加地用于大型和复杂系统芯片(SOC)的设计。核心是被预先设计和预先验证的设计模块，它们通常由不同的公司提供。这些核心的例子是嵌入的存储器、模拟块、CPU、DSP和用户定义的逻辑块。
基于核心的SOC的测试最好是以基于核心的方式完成。通常，核心被深深地嵌入在SOC中并且不是所有的核心都直接可从芯片引脚访问。因此，通常的基于核心的测试框架包括(1)测试访问机制(TAM)，其允许从SOC引脚访问测试中的核心，和(2)核心测试包装器(wrapper)，其允许隔离被要求施加测试的核心。
包装器和TAM有时被称为TestShell和TestRail。标准化但可缩放的包装器体系结构是已知的。但是，它们没有标准化TAM设计和优化，因为这取决于许多SOC特定参数。因为在SOC边界存在有限数量的芯片引脚，人们不能担负起为SOC中的每个核心提供足够宽度(线路)的分离TAM。因此，在实践中，多个核心共享一个公共TAM。这造成了测试体系结构设计的问题。为了针对具有给定数目的测试引脚的给定SOC设计测试体系结构，人们需要确定下列内容-各个TAM的数量及其宽度，使得由TAM使用的引脚的总数小于或等于测试引脚的给定数目，-向TAM分配核心，和-每个核心的包装器设计。
包装器和TAM的设计对SOC测试时间有大的影响，因为每个SOC测试体系结构具有对应的优化测试进度。已经开发出工具来帮助为给定SOC设计由包装器和TAM组成的完整测试体系结构，使得SOC测试时间最小化。
但是，所有对包装器和TAM设计可用的现有方法假设SOC中一个级别的层次(SOC和核心)，由此SOC设计由设计中多个级别的核心组成。例如，内部设计的核心包含一个或多个内部/外部核心时，层次上升。结果，现代SOC设计不限于只有一个级别的层次(SOC和核心)，而是由多个级别的层次组成。
因此，由于对包装器和TAM设计可用的现有方法假设在SOC中没有分层，SOC中所有的核心都在同一级别上对待，即使在核心中存在分层。因此，由这些方法建议的最佳测试进度允许并行测试双亲和孩子核心，这对于它们当前的包装器体系结构来说是不可能的。当前的包装器体系结构支持至少三种模式(1)普通模式，(2)向内面对(内测试(in-test))模式，(3)向外面对(外测试(ex-test))模式。现有的包装器一次只能被配置为一种模式。双亲核心的测试要求其包装器被配置为“内测试”模式并且其孩子核心的包装器被配置为“外测试”模式。因此，在测试双亲核心期间，两个TAM，与双亲核心本身连接的一个和连接到孩子核心的一个都被用于测试双亲核心。因此，由已知方法建议的解决方案不可直接应用于现实中的SOC。为了防止并行测试双亲和孩子核心，测试进度可以如此方式修改，即一次只测试两者中的一个。不幸的是，这导致了各种测试的串行化并因此严重影响了SOC测试时间。
因此，本发明的目标是克服上述的缺点，并且提供一种用于测试具有一个或多个分层核心的SOC的测试包装器体系结构和方法，其能够优化测试进度，使得可获得最小SOC测试时间。
发明内容
根据本发明的第一方面，提供了一种用于测试具有一个或多个分层核心的电子电路的测试包装器体系结构。该测试包装器体系结构包括具有包装器输入单元和包装器输出单元的第一核心，所述包装器输入单元和包装器输出单元被配置为接收第一核心的原始输入信号和测试输入信号，并且输出第一核心的原始输出信号和测试输出信号；具有包装器输入单元和包装器输出单元的第二核心，所述包装器输入单元和包装器输出单元被配置为接收第二核心的原始输入信号(PI)和测试输入信号(CTI)，并且输出第二核心的原始输出信号(PO)和测试输出信号(CTI)；其中第二核心的包装器输入单元和包装器输出单元还适用于从第一核心接收测试输入信号(PTI)，并且向第一核心输出测试输出信号(PTO)，由此使第一核心和第二核心能够被并行测试。
根据本发明的另一方面，提供了一种用于测试具有一个或多个分层核心的电子电路的测试体系结构的包装器单元，该包装器单元包括用于接收原始数据信号的第一输入(PI)；用于接收测试数据信号的第二输入(CTI)；用于输出原始数据信号的第一输出(PO)；用于输出测试数据信号的第二输出(CTO)；其中包装器单元还包括用于从另一个核心接收测试输入信号的第三输入(PTI)，和用于向另一核心输出测试输出信号的第三输出(PTO)。
根据本发明的另一个方面，提供了一种测试具有一个或多个分层核心的电子电路的方法，该方法包括步骤-在具有包装器输入单元和包装器输出单元的第一核心中，将所述包装器输入单元和包装器输出单元配置为接收第一核心的原始输入信号和测试输入信号，并且输出第一核心的原始输出信号和测试输出信号；-在具有包装器输入单元和包装器输出单元的第二核心中，将所述包装器输入单元和包装器输出单元配置为接收第二核心的原始输入信号(PI)和测试输入信号(CTI)，并且输出第二核心的原始输出信号(PO)和测试输出信号(CTI)；和-将第二核心的包装器输入单元和包装器输出单元配置为从第-核心接收测试输入信号(PTI)，并且向第一核心输出测试输出信号(PTO)，由此使第一核心和第二核心能够被并行测试。
根据本发明的进一方面，提供了一种包括如权利要求限定的测试包装器体系结构或包装器单元的集成电路。
根据本发明的进一方面，提供了一种包括对如权利要求限定的测试包装器体系结构或包装器单元进行操作的装置的自动测试装备。
本发明具有在最小化SOC测试时间的同时使分层核心能够被并行测试的优点。
为了更好的理解本发明，并且为了更清楚地示出它是如何实现的，通过举例的方式参考了附图，其中图1示出了具有分层核心的典型SOC；图2示出了用于测试图1的SOC的典型测试体系结构；图3示出了用于假设核心中没有层次的图1的SOC的示例测试进度；图4示出了用于假设分层核心的图1的SOC的修改测试进度；图5示出了具有包装器输入和包装器输出单元的传统包装器体系结构；图6示出了具有分层核心的包装器；图7说明了图6的双亲核心的测试，以及测试激励如何被施加到核心；图8示出了图6的双亲核心的测试，以及如何观察测试响应；图9示出了图6的孩子核心的测试，以及测试激励如何被施加到其扫描链；图10示出了图6的孩子核心的测试，以及如何观察测试响应；图11示出了根据本发明的用于测试分层核心的测试体系机构；图12a示出了传统包装器单元的概念视图；图12b示出了根据本发明的包装器单元的概念视图；图13示出了根据本发明的包装器输入单元；图14示出了根据本发明的包装器输出单元；图15a到15d示出了各种操作模式中的包装器输入单元；图16a到16d示出了各种操作模式中的包装器输出单元；图17示出了根据本发明进一方面的包装器输出单元；图18a和18b分别示出了在双亲内测试和孩子内测试模式下的本发明的包装器体系结构；和图19示出了以TAM与双亲核心连接的各种元件的优选顺序。
具体实施例方式
图1示出了包括多个核心3的典型SOC1。为了说明的目的，SOC被示为具有9个核心A到I，其中核心A和核心B是分层核心。核心A包含孩子核心，核心H，而核心B包含孩子核心，核心I。
图2示出了图1所示的SOC的示例测试体系结构，并且包含三个TAM51到53，其分别具有宽度w1、w2和w3。第一TAM 51被用于测试核心C、D和F，第二TAM 52用于测试核心A、I和E，而第三TAM 53用于测试核心B、H和G。
图3示出了图2所示的测试体系结构的最佳测试进度，前提假设是不存在层次、即是平的核心结构。水平轴示出了测试时间，而垂直轴示出了TAM宽度。由于该体系结构中的所有TAM 51到53被假设为被并行测试，SOC的总测试时间由具有最长测试时间的TAM的测试时间来确定，即与例子中TAM 53的测试时间对应的时间“T”。注意到，图3所示的测试时间是测试核心内侧的电路所需要的时间(即，其处于内测试模式的包装器)。因此，可以从图3看出，如果现实中所有核心都处于同一级别，那么可获得有效的测试完成时间。但是，如图1所示，核心A和核心B分别包含核心H和核心I，这意味着核心A和H，以及核心B和I实际上不能如图3所示那样被并行测试。因此，图3中所示的测试进度不再有效。
图4示出了考虑核心A和B的分层性质的修改测试进度。当双亲核心A正被测试(即，处于内测试模式)时，孩子核心H处于外测试模式。类似地，当双亲核心B正被测试时，孩子核心I处于外测试模式。由于当测试双亲核心A和B时孩子核心H和I需要处于外测试模式，这意味着孩子核心H和I不处于内测试模式，并因此不能与双亲核心A和B一起被并行测试。换句话说，由于包装器某时只允许一个测试模式的事实，双亲和孩子核心不能被并行测试，这导致了基本上长于原始测试时间的修改测试进度。
图5示出示例核心51的传统包装器体系结构50，示例核心51具有两个扫描链53、55、三个功能输入端A
、和两个功能输出端Z
。除了图5中所示的并行端口外，注意到包装器50可包括控制电路和经过一位串行端口的连接，但是这些为清楚起见被省略了。
核心51连接到三位宽度TAM，称为TAM
。在包装器体系结构中，每个功能输入端A
分别连接到包装器输入单元570、571、572，而每个功能输出端Z
分别连接到包装器输出单元590、591。
每个包装器输入单元57包括第一和第二多路复用器m1、me2以及存储元件，例如触发器60i，每个包装器输出单元包括第一和第二多路复用器m3、m4以及存储元件，例如触发器60o。
表格1示出了包装器体系结构所支持的各种模式的多路复用器设置。由于扫描测试由两个阶段组成，即移动和常态阶段，因此表格分别列出这些阶段的设置。
表1在功能模式中，包装器输入单元处于透明模式，并且核心通过其功能端A
和Z
连接到其周围。换句话说，包装器输入单元具有所选的多路复用器m2，使得来自芯片的输入信号PI被传递到核心的输出PO。类似地，在功能模式中，包装器输出单元被如此配置，使得多路复用器m4被选择，由此引起来自核心的输入信号PI被传递到芯片的输出PO。
内测试模式被用来测试核心本身内的电路。因此，包装器核心以这种方式被配置，使得测试激励可施加在核心的输入端处并从核心的输出端观察到测试响应。外测试模式被用来测试核心外侧的电路，即核心之间的逻辑和内连。在该模式中，核心的输入端被如此配置，使得它们可用于捕获来自核心的输入端之后电路的测试响应。类似地，输出端被如此配置，使得它们可用于施加测试激励到核心的输出端之前的电路。
根据表1，可以看出，包装器输入/输出单元只可用于施加或者捕获数据，而不能同时执行两个方面。因此，根据现有技术的包装器体系结构不允许并行测试双亲和孩子核心，因为测试双亲核心需要孩子核心处于外测试模式，而测试孩子核心需要包装器单元处于内测试模式。这是由于双亲核心的测试除了访问其自己的元件外，还必须捕获包装器输入单元中的响应并且将测试激励施加到其孩子核心的包装器输出单元。
为了进一步理解双亲和孩子核心为什么不能与传统包装器设计并行测试，现在将参考图6到10。图6示出了双亲核心A及其孩子核心B。与双亲核心A连接的TAM被称为PTAM
，而与孩子核心连接的TAM被称为CTAM
。
参考图7，用于测试双亲核心A的部件如边界框70、71和72中所示。为了以内测试模式测试双亲核心，测试激励需要被施加给双亲核心的扫描链70及其包装器输入单元71(标记为PA
)。此外，测试激励需要被施加到孩子核心B的包装器输出单元72(标记为Z
)，如此要求以便测试在孩子核心B的孩子包装器输出单元72之后的电路(如逻辑云73所示的电路)。
类似地，参考图8，来自双亲核心A的扫描链70的测试响应需要经由双亲核心A的包装器输出单元74(标记为PZ
)而被观察。此外，来自孩子包装器输入单元75之前的电路的测试响应需要被观察(如逻辑云76所示的电路)，孩子包装器输入单元被标记为A
。
参考图9，为了以内测试模式测试孩子核心B，测试激励需要只被施加到孩子核心B的扫描链76及其包装器输入单元75(标记为A
)。此外，如图10所示，需要从孩子核心B的扫描链76以及包装输出单元72观察测试响应。
因此，可以从图6到10看出，双亲核心A的测试要求双亲核心A的包装器被配置为处于内测试模式并且孩子核心B的包装器被配置为处于外测试模式。
但是，孩子核心B的测试要求孩子核心的包装器单元被配置处于内测试模式。因此存在在正在测试双亲核心的同时不可能测试孩子核心的冲突，因为包装器体系结构只允许包装器在某时只配置为处于一种模式。此外，在测试双亲核心的同时，两个TAM，与双亲核心连接的一个以及与孩子核心连接的另一个被用于传送双亲核心的测试数据。因此连接到孩子核心的TAM也不能用于测试与其连接的另一个单个核心。
因此，根据本发明，提供了一种包装器体系结构，其适用于允许核心同时处于内测试和外测试模式，使得双亲和孩子核心可被并行测试。因此，利用本发明，不仅可对SOC而且可对分层SOC获得最佳测试时间。
图11示出了根据本发明的包装器体系结构，具有双亲核心A和孩子核心B。如图6所示的传统包装器体系结构，双亲核心包括扫描链70、包装器输入单元71、包装器输出单元74和双亲TAM、PTAM
。同样地，孩子核心包括扫描链76、包装器输入单元75和包装器输出单元72，并且连接到孩子TAM、CTAM
。但是，根据本发明，孩子核心的每个包装器输入单元75和每个包装器输出单元72除连接到孩子TAM、CTAM，还适于连接到双亲TAM、PTAM。
图12a示出了图6的传统包装器单元的概念视图，而图12b示出根据本发明的图11的包装器单元75、72的概念视图。在图12a的传统包装器单元中，PI和TI分别表示到包装器单元的原始和测试输入，而PO和TO分别表示来自包装器单元的原始和测试输出。当图12a的包装器单元被用作为输入包装器单元时，PI和TI分别被连接以便从芯片和TAM接收数据，而PO和TO分别向核心和“扫描输出”输出数据。另一方面，当图12a的包装器单元被用作为输出包装器单元时，PI和TI被连接以便分别从核心和TAM接收数据，而PO和TO分别向芯片和“扫描输出”输出数据。
但是，在图12b的包装器单元中，CTI和CTO表示与孩子核心TAM对应的测试输入和输出信号，而PTI和PTO表示双亲核心TAM的测试输入和输出信号。
包装器单元12b的更多详细说明如图13和14所示。图13示出了根据本发明的优选实施例的包装器输入单元75。类似于图5所示的传统包装器输入单元，该包装器输入单元75包括第一和第二多路复用器132、131和存储元件，例如触发器133。这些元件被配置为分别接收原始数据和测试信号PI和CTI，并且分别输出原始数据和测试信号PO和CTO。PI和CTI被连接以便分别从双亲核心和孩子TAM接收数据，而PO和CTO被连接以便分别向孩子核心和CTAM的扫描输出输出数据。但是，包装器输入单元75还包括第三多路复用器134和第二触发器135。第三多路复用器134接收原始输入信号PI和附加输入PTI。该PTI被连接以便从双亲核心的TAM，PTAM接收数据。多路复用器134的输出连接到触发器135，其转而提供来自包装器输入单元75的附加输出信号PTO。该附加输出信号PTO连接到双亲TAM，PTAM的扫描输出。
图14示出了根据本发明的优选实施例的包装器输出单元72。类似于图5所示的传统包装器输出单元，该包装器输出单元72包括第一和第二多路复用器142、141和存储元件，比如触发器143。这些元件被配置为接收原始数据和测试信号PI和CTI，并且输出原始数据和测试信号PO和CTO。PI和CTI被连接以便分别从孩子核心和孩子TAM接收数据，而PO和CTO被连接以便分别向双亲核心和孩子TAM(CTAM)的扫描输出输出数据。但是，包装器输出单元72还包括第三多路复用器144和第二触发器145。第三多路复用器144接收原始输入PI和附加输入PTI。该PTI被连接以便从双亲核心的TAM，PTAM接收数据。多路复用器144的输出连接到触发器145，其转而提供来自包装器输出单元72的附加输出信号PTO。该附加输出信号PTO连接到双亲TAM，PTAM的扫描输出。
上述的包装器输入和输出单元允许孩子核心以内测试和外测试模式并行操作。以下的图2示出了由包装器体系结构支持的各种模式的多路复用器设置。
表2根据图2，可以看出，处于内测试模式的孩子核心和双亲核心的多路复用器设置不彼此冲突。因此，利用该体系结构，层次核心的测试可并行完成。
图15a到15d说明了根据表格2中所示的设置的包装器输入单元75的功能。图15a示出了在“内测试移动”模式中操作时的包装器输入单元75。如图所示，包装器输入单元被如此配置使得从孩子核心TAM，CTAM接收的数据被传递到孩子核心TAM，CTAM的扫描输出，由此允许测试激励被移动。
在图15b中，包装器输入单元75被示出处于操作的“内测试常态”模式，其中孩子核心正在被测试。在该模式下，遵循移动模式的存储在触发器133中的测试激励被施加到包装器输入单元72的输出PO，由此测试孩子核心。
在图15c中，包装器输入单元75被示出处于操作的“外测试移动”模式。在该模式下，从双亲TAM，PTAM接收的输入数据PTI被传递到双亲TAM，PTAM的扫描输出。
在图15d中，包装器输入单元75被示出处于操作的“外测试常态”模式。在该模式下，从输入PI上的双亲核心接收的输入数据被存储在触发器135中。
从上面可以看出，根据本发明的包装器输入单元75可并行地以内测试和外测试模式操作而不会冲突，即并行地以图15b和15d所示的模式，从而允许双亲和孩子核心能被并行测试。
图16a到16d说明了根据表格2中所示的设置的包装器输出单元72的功能。图16a示出了在“内测试移动”模式中操作时的包装器输出单元72。如图所示，包装器输出单元被如此配置使得从输入CTI上的孩子TAM接收的数据经由触发器143被传递到输出CTO，其连接到孩子核心TAM的扫描输出，由此允许测试激励被移动。
在图16b中，包装器输出单元72被示出处于操作的“内测试常态”模式，其中孩子核心正在被测试。在该模式下，从孩子核心观察的测试响应数据在输入PI上被接收并被存储在触发器143中。
在图16c中，包装器输出单元72被示出处于操作的“外测试移动”模式。在该模式下，从输入PTI上的双亲TAM，PTAM接收的测试数据经由触发器145被传递双亲TAM，PTAM的扫描输出。
在图16d中，包装器输出单元72被示出处于操作的“外测试常态”模式。在该模式下，先前存储在触发器145中的测试数据经由输出PO被输出到双亲核心。
从上可以看出，根据本发明的包装器输出单元72可并行地以内测试和外测试模式操作而不会冲突，即并行地以图16b和16d所示的模式，从而允许双亲和孩子核心能被并行测试。
上述的包装器输入单元完全是可测试的。但是，在包装器输出单元中，多路复用器142(m5)的输出是不可测试的。为了使该多路复用器可测试，图17示出了根据本发明的另一方面的包装器输出单元，其中附加的多路复用器146被添加到体系结构。多路复用器146可在双亲内测试常态模式下被设置为“0”，和在其余的模式下设置为“1”。在包装器输出单元72中包含的附加多路复用器146意味着多路复用器142以及因此整个包装器输出单元72是完全可测试的。
图18a和18b示出了使用本发明的包装器单元的分层核心的包装器体系结构。图18a示出了内测试模式下的双亲核心，而18b示出了内测试模式下的孩子核心。从这些图中可以看出，两种模式可并行共同存在，而不会彼此冲突。
为了最小化双亲核心的测试时间，图19示出了在TAM中与双亲核心连接的包装器单元和扫描链的优选顺序。如上所讨论的，为了测试双亲核心，测试激励需要被施加到双亲核心的扫描链。类似地，需要从扫描链和双亲核心的包装器输出单元，以及还从孩子核心的包装器输入单元观察测试响应。
因为扫描链参与了测试数据的施加和观察，那么它们应当优选地处于TAM的中间。与孩子核心的包装器输出单元一起的双亲核心的包装器输入单元应当在TAM之前。类似地，双亲核心的包装器输出单元和孩子核心的包装器输入单元应当在TAM的末尾。
上述的本发明提供了改进的测试体系结构，由于它使层次核心的双亲和孩子核心能够被并行测试，由此最小化测试进度。
可本领域技术人员可以理解，优选实施例中提到的许多特征可被修改而不偏离如权利要求中限定的本发明的范围。例如，扫描链的数量、TAM宽度、和输入/输出单元的数量可都根据特定应用而变化，并且本发明由此不限于优选实施例所描述的特定示例。
此外，尽管优选实施例公开了在包装器单元中使用多路复用器和触发器，但是根据本发明还可使用其它提供同样功能的开关和存储装置。
此外，尽管已经示出的包装器体系结构具有并行端口，但是注意到，包装器体系结构可包括控制电路和通过除并行端口之外或替代并行端口的一位串行端口的连接。
应当理解，上述实施例是说明而不是限制本发明。并且本领域技术人员将能够设计许多可替换的实施例，而不会偏离所附权利要求的范围。单词“包括”不排除权利要求中所列出以外的元件或步骤的存在。
权利要求
1.一种用于测试具有一个或多个分层核心的电子电路的测试包装器体系结构，该测试包装器体系结构包括具有包装器输入单元和包装器输出单元的第一核心，所述包装器输入单元和包装器输出单元被配置为接收第一核心的原始输入信号和测试输入信号，并且输出第一核心的原始输出信号和测试输出信号；具有包装器输入单元和包装器输出单元的第二核心，所述包装器输入单元和包装器输出单元被配置为接收第二核心的原始输入信号和测试输入信号，并且输出第二核心的原始输出信号和测试输出信号；其中第二核心的包装器输入单元和包装器输出单元还适用于从第一核心接收测试输入信号，并且向第一核心输出测试输出信号，由此使第一核心和第二核心能够被并行测试。
2.如权利要求1所述的测试包装器体系结构，其中第二核心的包装器输入单元和包装器输出单元适用于以内测试模式和外测试模式并行操作。
3.如权利要求2所述的测试包装器体系结构，其中第二核心的包装器输入单元和包装器输出单元适用于并行应用和捕获数据。
4.如权利要求2或3所述的测试包装器体系结构，其中第二核心的包装器输入单元适用于以第一操作模式将第二核心的测试输入信号连接到第二核心的测试输出信号。
5.如权利要求4所述的测试包装器体系结构，其中第一操作模式对应于内测试移动模式，在此期间，测试数据经由第一存储装置被移动通过包装器输入单元。
6.如权利要求5所述的测试包装器体系结构，其中包装器输入单元适用于以第二操作模式将存储在第一存储装置中的数据连接到原始输出信号。
7.如权利要求6所述的测试包装器体系结构，其中第二操作模式对应于内测试常态模式，在此期间，存储在第一存储装置中的测试数据在之前的移动操作期间被连接到包装器输入单元的原始输出。
8.如权利要求2或3所述的测试包装器体系结构，其中第二核心的包装器输入单元适用于以第三操作模式经由第二存储装置将第一核心的测试输入信号连接到第一核心的测试输出信号。
9.如权利要求8所述的测试包装器体系结构，其中第三操作模式对应于外测试移动模式，在此期间，测试数据经由第二存储装置在测试输入和测试输出之间移动。
10.如权利要求2或3所述的测试包装器体系结构，其中第二核心的包装器输入单元适用于以第四操作模式将第二核心的原始输入信号连接到第二存储装置。
11.如权利要求10所述的测试包装器体系结构，其中第四操作模式对应于外测试常态模式，在此期间，从第一核心的原始输入接收的测试响应数据被存储在第二存储装置中。
12.如权利要求2或3所述的测试包装器体系结构，其中第二核心的包装器输出单元适用于以第一操作模式将第二核心的测试输入信号连接到第二核心的测试输出信号。
13.如权利要求12所述的测试包装器体系结构，其中第一操作模式对应于内测试移动模式，在此期间，测试数据经由第三存储装置被移动通过包装器输出单元。
14.如权利要求2或3所述的测试包装器体系结构，其中第二核心的包装器输出单元适用于以第二操作模式将原始输入信号连接到第三存储装置。
15.如权利要求14所述的测试包装器体系结构，其中第二操作模式对应于内测试常态模式，在此期间，从第二核心观察到的测试响应数据被存储在第三存储装置中。
16.如权利要求2或3所述的测试包装器体系结构，其中第二核心的包装器输出单元适用于以第三操作模式经由第四存储装置将第一核心的测试输入信号连接到第一核心的测试输出信号。
17.如权利要求16所述的测试包装器体系结构，其中第三操作模式对应于外测试移动模式，在此期间，测试数据经由第四存储装置在测试输入和测试输出之间移动。
18.如权利要求2或3所述的测试包装器体系结构，其中第二核心的包装器输出单元适用于以第四操作模式将存储在第四存储装置中的测试数据连接到第一核心的原始输出。
19.如权利要求18所述的测试包装器体系结构，其中第四操作模式对应于外测试常态模式，在此期间，将存储在第四存储装置中的测试数据连接到第一核心的原始输出。
20.如权利要求5、8、13或16所述的测试包装器体系结构，其中存储装置中的一个或多个是触发器。
21.如前述权利要求中任意一个所述的测试包装器体系结构，其中在层次中，第一核心是双亲核心并且第二核心是孩子核心。
22.一种用于测试具有一个或多个分层核心的电子电路的测试体系结构的包装器单元，该包装器单元包括用于接收原始数据信号的第一输入；用于接收测试数据信号的第二输入；用于输出原始数据信号的第一输出；用于输出测试数据信号的第二输出；其中包装器单元还包括用于从另一个核心接收测试输入信号的第三输入，和用于向另一核心输出测试输出信号的第三输出。
23.如权利要求22所述的包装器单元，其中包装器单元是输入包装器单元，该输入包装器单元包括第一多路复用器，该第一多路复用器具有与第一输入信号连接的第一输入、与第一存储装置的输出以及包装器单元的第二输出连接的第二输入，并且具有与包装器单元的第一输出连接的输出；第二多路复用器，该第二多路复用器具有与包装器单元的第二输入连接的第一输入、与包装器单元的第一输出连接的第二输入，并且具有与第一存储装置的输入连接的输出；和第三多路复用器，该第三多路复用器具有与包装器单元的第一输入连接的第一输入、与包装器单元的第三输入连接的第二输入、以及经由第二存储装置与包装器单元的第三输出连接的输出。
24.如权利要求23所述的包装器输入单元，其中以第一操作模式(内测试移动)，包装器输入单元适用于经由第一存储装置将第二输入连接到第二输出。
25.如权利要求23所述的包装器输入单元，其中以第二操作模式(内测试常态)，包装器输入单元适用于将存储在第一存储装置中的数据输出到第一输出。
26.如权利要求23所述的包装器输入单元，其中以第三操作模式(外测试移动)，包装器输入单元适用于经由第二存储装置将第三输入连接到第三输出。
27.如权利要求23所述的包装器输入单元，其中以第四操作模式(外测试常态)，包装器输入单元适用于将第一输入连接到第二存储装置。
28.如权利要求22所述的包装器单元，其中包装器单元是输出包装器单元，该输出包装器单元包括第一多路复用器，该第一多路复用器具有与第一输入信号连接的第一输入、与第一存储装置的输出以及包装器输出单元的第三输出连接的第二输入，并且具有与包装器输出单元的第一输出连接的输出；第二多路复用器，该第二多路复用器具有与包装器输出单元的第二输入连接的第一输入、与包装器输出单元的第一输入连接的第二输入，并且具有与第二存储装置的输入连接的输出；和第三多路复用器，该第三多路复用器具有与包装器输出单元的第一输入连接的第一输入、与包装器输出单元的第三输入连接的第二输入、以及经由第一存储装置与包装器输出单元的第三输出连接的输出。
29.如权利要求28所述的包装器输出单元，其中以第一操作模式(内测试移动)，包装器输出单元适用于经由第二存储装置将第二输入连接到第二输出。
30.如权利要求28所述的包装器输出单元，其中以第二操作模式(内测试常态)，包装器输出单元适用于将第一输入连接第二存储装置。
31.如权利要求28所述的包装器输出单元，其中以第三操作模式(外测试移动)，包装器输出单元适用于经由第一存储装置将第三输入连接到第三输出。
32.如权利要求28所述的包装器输出单元，其中以第四操作模式(外测试常态)，包装器输出单元适用于将存储在第一存储装置中的测试数据连接到第一输出。
33.如权利要求28到32任意一项所述的包装器输出单元，还包括第四多路复用器，具有连接的第一输入，用于接收第三多路复用器的输出，和连接的第二输入，用于接收第一多路复用器的输出，第四多路复用器的输出向第一存储装置提供输入。
34.如权利要求33所述的包装器输出单元，其中包装器输出单元适用于测试第三多路复用器。
35.一种测试具有一个或多个分层核心的电子电路的方法，该方法包括步骤在具有包装器输入单元和包装器输出单元的第一核心中，将所述包装器输入单元和包装器输出单元配置为接收第一核心的原始输入信号和测试输入信号，并且输出第一核心的原始输出信号和测试输出信号；在具有包装器输入单元和包装器输出单元的第二核心中，将所述包装器输入单元和包装器输出单元配置为接收第二核心的原始输入信号和测试输入信号，并且输出第二核心的原始输出信号和测试输出信号；和将第二核心的包装器输入单元和包装器输出单元配置为从第一核心接收测试输入信号，并且向第一核心输出测试输出信号，由此使第一核心和第二核心能够被并行测试。
36.一种集成电路，包括如权利要求1到21中所述的测试包装器体系结构或者如权利要求22到34所述的包装器单元。
37.一种自动测试装备，包括用于操作如权利要求1到21中所定义的测试包装器体系结构或者如权利要求22到34所述的包装器单元的装置。
全文摘要
一种包装器体系结构具有双亲核心A和孩子核心B。双亲核心A包括扫描链(70)、包装器输入单元(71)、包装器输出单元(74)和双亲TAM，PTAM
。同样，孩子核心包括扫描链(76)、包装器输入单元(75)、包装器输出单元(72)，并连接到孩子TAM，CTAM
。孩子核心的包装器输入单元(75)和包装器输出单元(72)中每一个适用于除连接到孩子TAM，CTAM之外还连接到双亲TAM，PTAM，由此使孩子核心能够同时处在内测试模式和外测试模式中，并允许双亲和孩子核心被并行测试。
文档编号G01R31/3185GK1926440SQ200580006525
公开日2007年3月7日 申请日期2005年2月22日 优先权日2004年3月1日
发明者S·K·格尔 申请人:皇家飞利浦电子股份有限公司