专利名称：半导体设备测试装置及半导体设备测试方法
技术领域：
本发明涉及一种半导体设备测试装置及半导体设备测试方法，具体来说，涉及一种能够同时测试在单个半导体衬底(晶片)上制造的多个增强和/或高速运行型半导体器件的半导体设备测试装置及半导体设备测试方法。
背景技术：
随着对增强和/或高性能电子设备的需求，需要将高度集成、高速或者大容量的半导体设备(LSI电路)安装在电子设备上。
为此，半导体设备包含的半导体器件(LSI芯片)的运行速度提高，外接端子的个数增加，并且外接端子之间的间隔减小。尤其在系统LSI电路中，这种趋势显著，因此具有高可靠性的系统LSI电路的测试变得困难。
另一方面，作为相关产业的一个共同问题，需要同时测试多个半导体器件，例如均具有多个外接端子的系统LSI芯片，以保持生产率及减少生产成本。
尤其是，为了满足不断扩展的半导体设备市场的需求，对均具有许多微小外接端子且同时处于在一个半导体衬底(晶片)上制成状态下的多个半导体器件，以高测试精度(电特性和机械接触特性)进行测试是一个基本问题。
用于测试半导体器件的测试系统的基本结构包括LSI测试器(tester)主体和测试基板(探针卡)。探针卡包括开口；探针，设置于开口中，用以与待测试半导体器件的电极端子接触；测试器引脚连接端子，设置在测试基板的周缘；电导线，连接在探针与测试器引脚连接端子之间；电源导电层；接地导电层等。
探针与待测试半导体器件的电极端子接触，并且在这种状态下，LSI测试器主体的引脚与探针卡的测试器引脚连接端子相连接。因此，在半导体器件与LSI测试器主体之间建立电连接，从而对半导体器件进行测试。
在现有技术中，同时测试在一个半导体衬底上制成的多个半导体器件。例如，日本特开昭56-61136和日本特开平9-172143公开了使探针与两个横向、纵向或者斜向相邻的半导体芯片的电极接触，从而同时对这两个半导体芯片进行测试。
在同时测试两个横向或纵向设置的半导体器件(半导体芯片)的情况下，如果使电极端子的设置方向与半导体芯片的设置方向一致，例如如同在半导体存储器(存储装置)中以电极端子设置的方向为公共方向，则易于使探针与两个半导体芯片的电极接触，并且可使从探针引出的电导线长度均匀。
日本特开平11-16963和日本实开昭57-183571公开了一种探针卡的结构，其中该探针卡设置有四个相分离的触针组，并公开了使用这种探针卡同时测试四个半导体芯片，其中所述四个半导体芯片位于与一个半导体衬底上形成的多个半导体芯片相对应且所述多个半导体芯片分离的位置。
当上述测试系统应用于测试增强和/或高速运行型半导体器件时，基本要求是缩短LSI测试器(主要测试设备)的每个通路(引脚)端子与待测试半导体器件的一个相应电极端子之间的传输距离，并且使待测试半导体器件的各个电极端子之间的传输电路的距离差异最小化。这是因为阻抗随着传输电路长度的增加而增加，从而电响应下降。此外，如果传输电路距离(布线长度或者探针长度)存在差异，则会出现电信号传输延迟(变形)，因此在各个端子之间电信号的输入/输出计时出现时间差。
为了优化信号传输电路的电特性(最小化信号传输电路之间的距离及减小其差异)，与待测试半导体器件的电极端子的设置相对应，探针卡的电导线分布在半导体器件周缘的四边，并且分别连接到接触端子(探测端子)。通过这种方法，对于待测试半导体器件的各个电极端子，可实现信号传输路径的最小化和均匀化。对于测试单个半导体器件的情况，这种方式具有优势。
然而，对于同时测试在同一半导体衬底上制成的多个半导体器件以提高测试效率的情况，上述现有技术的方式可能难以应用。在日本特开昭56-61136和日本特开平9-172143公开的技术中，对于电极端子设置在每个待测试半导体器件四边的情况，在相邻半导体器件之间的边界附近，探针应延伸跨过半导体器件，以与在垂直于半导体器件设置方向的方向上设置的电极端子接触。因此，探针的长度需要比其他探针的长度长。
此外，在相邻半导体器件的边界部分，电极端子在垂直于半导体器件设置方向的方向上设置，用于所述电极端子的探针延伸跨过半导体器件；并且在相同的方向上平行地且在与相同的待测试半导体器件的相反电极端子接触的探针附近引导所述探针。从而在探针引出的位置这些探针的密度增加，这就导致探针之间的寄生电容增加。因此，以这种设置及引导探针的方式，难以实现上述对低阻抗和传输电路优化(使距离最小化和均匀化)的需要。
对于两个斜向相邻的半导体芯片，为了测试这两个半导体芯片，设置于探针卡中的针可以从这些半导体芯片的拐角处同时进行接触。以这种方式，能够避免探针延伸跨过半导体芯片。然而，同样以这种应用于斜向相邻的半导体芯片的方式，则不能使从半导体器件的四边引出的探针长度均匀。因此，这种方式也不是根本的解决办法。
根据日本特开平11-16963和日本实开昭57-183571，能够同时测试四个半导体器件(半导体芯片)。然而，对于从四个触针(探针)组中引出电导线、引出用于测试器引脚连接端子的电导线等的具体方式，并没有公开具体的方案。此外，没有公开对于实现多个诸如增强和/或高速运行型半导体器件等电子部件的模拟测试。
因此，对于同时测试设置在一个公共半导体衬底上、四边均具有电极端子的多个半导体器件，且保持从待测试半导体器件引出的信号传输路径具有低阻抗并具有基本相等的长度，现有技术中没有提供这样的知识。
发明内容
根据本发明，一种用于测试在一个公共半导体衬底上制成的多个半导体器件的探针卡，其包括上面设置有多个测试单元的基板，每个单元包括与所述半导体器件的电极端子相对应的探针、和与探针连接的导电层；一种用于同时测试在一个公共半导体衬底上制造的多个半导体器件的半导体设备测试方法，其采用上面设置有多个测试单元的基板，每个单元包括与所述半导体器件的电极端子相对应的探针、和与探针连接的导电层。
根据以下结合附图的详细描述，本发明的其他目的和进一步特征将变得更清楚。
图1示出在根据本发明的测试装置中探针卡结构的俯视图；图2示出在根据本发明的测试装置中探针卡结构的侧视图；图3示出在根据本发明的测试装置中探针卡结构的主要部分的剖视图；图4示出在根据本发明的测试装置的探针卡中接地导电层结构的主要部分的俯视图；图5示出在根据本发明的测试装置的探针卡中信号线导电层结构的主要部分的俯视图；以及图6示出根据本发明的测试装置的探针卡的变体实施例的俯视图。
在这种结构中，对于在一个公共半导体衬底上制造的多个(例如四个)半导体器件，能够以与测试单个半导体器件的情况相同的测试性能，同时进行测试。
因此，能够有效地进行增强和/或高速运行型半导体器件等的测试，并且能够实现半导体器件生产率的提高和生产成本的减少。
下面，以实施例的形式，详细描述根据本发明的电子元件测试装置和测试方法。根据本发明，在测试单元中设置与待测试半导体器件相对应的开口和设置于开口中的探针、以及相应于探针即与任一探针连接的电源导电层、接地导电层及信号线导电层。在这种装置中，作为基本结构，多个(例如四个)测试单元电隔离地安装在探针卡基板上，其个数相应于将要同时测试的待测试半导体器件的个数。即，除了接地导电层的特定部分，信号线导电层、电源导电层及接地导电层基本上不与其他测试单元共享。
图1示出在根据本发明的测试装置中，上面设置有探针的探针卡(测试基板)表面，也就是面向待测试半导体衬底的表面。图2简要示出部分探针卡的侧表面。图3示出图1所示结构的主要部分的剖视图。
在图1所示的探针卡(测试基板)100中，四个测试单元TU1至TU4设置在探针卡基板11上。探针卡基板11具有多层互连结构，该结构包括由玻璃环氧树脂制成的层间绝缘材料和由铜(Cu)制成、设置在绝缘材料的正面、反面及内侧的多个导电层。
图3示出这种多层互连结构，其为探针卡基板11的主要部分。这种多层互连结构包括信号线导电层、电源导电层及接地导电层。每个测试单元均设置有这些导线导电层、电源导电层及接地导电层，并且各个测试单元以电绝缘方式相互隔离。
在每个测试单元中，设有贯穿探针卡基板11的矩形开口12。这个矩形开口12相应于在待测公共半导体衬底上制成的待测试半导体器件。这些矩形开口12的设置方式为在各个测试单元之间这些矩形开口12相互分离一定间隔，所述间隔的宽度可延伸过或者跨过多个(例如两个、三个等)半导体器件。所述间隔所跨过的半导体器件的个数可适当地选择。请注意开口12的形状应当选择为与待测电子元件的电极端子相应的形状或排列，并且不限于本实施例中的“矩形”。
此外，开口12设置为穿过探针卡基板11的这种结构也出现在现有技术中。然而，在本发明中这种开口的设置不是必须的。即对于需要改善机械强度或耐热性的情况下，可省略这种开口，或者即使设置这种开口，也可以用金属或者这种通路(via)绝缘材料等填充。因此，本发明也可以实施为基本上不具有这种开口的探针卡基板。
在测试单元的矩形开口12中，在开口12四个侧边的每一侧边上，从探针卡基板11的第一主表面(即面向待测试半导体器件的表面)，以倾斜的方式设置多个探针13，从而使探针13的一端13a与待测试半导体器件的电极端子接触。这些探针13的个数和相互间隔设置为与待测试半导体器件的电极端子的实际布置相对应。
探针13由钨(W)制成，并且如图3所示，探针13通过树脂材料32固定在陶瓷框架31上，该陶瓷框架31设置在探针卡基板11的开口12外周，而探针的另一端13b以焊接法等固定连接至设置在探针卡基板11上的端子部33。然后，经相应的接地导电层51、电源导电层52及信号线导电层53、以及层间连接通路34，使端子部33电连接到各个引脚连接端子部60。
在探针卡基板11的两个侧面，也就是正面和反面，除了用于信号线导电层和电源导电层的连接端子部60之外，还以平面形式设有接地导电层51。
此外，对于每个测试单元，作为探针卡基板11的中间层，上述电源导电层52和信号线导电层53分别通过绝缘材料54沿厚度方向交替设置在接地导电层51之间。接地导电层51也通过绝缘材料54以平面形式设置在电源导电层52与信号线导电层53之间，因此可避免来自电源导电层52的噪声等对信号线导电层53的影响。
接地导电层51与信号线导电层53位于同一层中，并被设置在信号线之间。该接地导电层51与设置于上下层的接地导电层一起包围信号线，从而避免与其它信号线之间的相互干扰。如此层叠在多层中的接地导电层沿层叠方向(厚度方向)通过层间连接通路34而相互连接。每个测试单元中均制造这种互连。
在各个测试单元之间，只有设置在探针卡基板11的第二主表面(与面向待测试半导体器件的上述第一主表面相反的表面)上的接地导电层51A在中心部分(图1中表示为圆环“S”)相互连接。
请注意图1示出了上面设置有探针13的表面，即面向待测试半导体器件的第一主表面。在图1中，没有示出设置在第一主表面和中间层上的接地导电层，但通过虚线示出设置在探针卡基板11的第二主表面上的接地导电层51A和引脚连接部(下文将描述)。即如图1所示，在距离探针13接触的待测试半导体器件最远的位置，电连接接地导电层51A，从而使整个探针卡11的接地电势相同。
通过接地导电层的这些设置和连接，使多个待测试半导体器件中的一个待测试半导体器件产生的噪声影响相应测试单元的其他待测试半导体器件的可能性非常低。请注意在各个测试单元之间，甚至在探针卡基板11的中心部分，如图4所示(图4示出了与图1的中心圆环“S”相应的部分)，设置在除了探针卡基板11的第二主表面(即与面向待测试半导体器件的第一主表面相反的表面)的顶层以外的其他层上的接地导电层51相互隔开。
此外，选择性地加宽电源导电层52，从而在每个布线层(未示出)中电源导电层52具有尽可能宽的图案。
在探针卡基板11的第二主表面上(与面向待测试半导体器件的第一主表面相反的表面)，在设置接地导电层51A的区域之外，引脚连接端子部60以与接地导电层51A电绝缘的方式设置(参见图1)测试期间从LSI测试器主体等延伸的测试端子(未示出)连接到引脚连接端子部60，借此进行供电、测试信号输入/输出等。因此，引脚连接端子部60设置在探针卡基板11周缘附近。相应于LSI测试器主体的各个电极/端子，引脚连接端子部60分为电源供应端子部61和测试信号端子部62，每个端子部均包括多个端子。
在电源供应端子部61中，从LSI测试器主体延伸的测试端子连接到从探针卡基板11周缘起的四行端子。从探针卡基板11周缘起的第五行和第六行端子通过内部导电层与上述四行端子相连接，并且其他电导线可与其连接。相反，电源供应端子部61的所有端子构造为与从LSI测试器主体延伸的测试端子连接。这种结构可用于不应设有电源增强层(下文将描述)的情况。
在测试信号端子部62中，接地电势端子行62ga设置在一个测试信号端子行sa与另一测试信号端子行sb之间。请注意在图1中，设置在测试信号端子行sb的内侧即开口12侧边的端子行也是接地电势端子行。
在各个测试单元中，通过上述多层互连，将与探针13连接的电源导电层、接地导电层及信号线导电层导引至这些引脚连接端子部60，并将其分别连接至相应的端子。
在上述结构的探针卡中，设置在开口12四个侧边上的各个探针13到引脚连接端子部分60的距离相应于这四个侧边的位置和方向而相互不同，因此从探针13到引脚连接端子部60的传输线长度彼此明显不同。因此，如图5所示，在本发明中，具有短传输长度的信号线导电层53的传输线长度(从探针13到引脚连接端子部60)延长，其原因是以所示的U型(53A)引导这些信号线导电层53。因此，一个单元中的所有信号线导电层基本上相同，即获得等长的导电结构。
另一方面，对于位于端子部33附近的电源导电层或接地导电层，使用层间连接通路34，进行探针13与电源导电层或接地导电层之间的连接，其中探针13的另一端与端子部33连接，如图3所示。这些电源导电层和接地导电层制成为具有较宽的宽度，从而其长度不会引起实质的问题。
因此，在根据本发明的测试装置中，在探针卡中设有多个探针组。在这种结构中，为了同时测试多个待测试半导体器件，对于多个待测试半导体器件中的各个待测试半导体器件，与一个探针组相应的电源导电层、接地导电层及信号线导电层与该探针组一起被包含在每个测试单元中。此外，在单个探针卡中设置多个测试单元，并且与各个探针连接的信号线导电层采用了包括等长布线结构的优化结构。因此，当同时测试多个待测试半导体器件时，可在不影响其他测试单元的情况下，进行每个测试单元的测试。从而能够使此测试中评估(evaluate)的半导体器件保持非常高的可靠性。
通过进一步提高测试单元布置的精度，通过使用设置在单个探针卡(未示出)中的更多个(例如六个或八个)测试单元，能够以相同的高精度同时进行测试。因此，可更有效地进行诸如增强和/或高速运行型半导体器件等半导体器件的测试，因此可获得半导体器件生产率的提高和生产成本的减少。
在图1所示的实施例中，为使与从LSI测试器主体延伸出的测试端子的连接更易于进行，引脚连接端子部60设置在探针卡基板11的周缘附近。因此，设置于开口的一侧(即位于探针卡基板11中心部分的一侧)的探针13与引脚连接端子部60之间的距离，比设置于开口的另一侧(即位于引脚连接端子部60一侧)的探针13与同一引脚连接端子部60之间的距离长。
因此，取决于特定的测试条件等，供给设置于开口12的一侧(即位于探针卡基板11中心部分的一侧)的探针13的电力，其与供给设置于开口另一侧(位于引脚连接端子部60的一侧)的探针的电力相比，可能变得不充足。
为了避免这种问题，在图6所示本发明的另一实施例中，对于每个测试单元，在探针卡基板11的第二主表面(即与面向待测试半导体器件的第一主表面相反的表面)，沿着开口的这些侧边(即位于探针卡基板11中心部分的一侧)设置上述电源增强导电层70。然后，采用具有涂层的电导线80连接电源增强导电层70与电源引脚连接端子部61a。由于开口的上述侧边垂直延伸，因此电源增强导电层70制成为以L形延伸，并且在其端部，电源增强导电层70通过具有涂层的电导线80与电源引脚连接端子部61a相连接。通过电源导电层52和层间连接通路34，使电源增强导电层70电连接到相应的探针13。
通过如此设置电源增强导电层70，能够使供给设置于开口一侧(位于探针卡基板11的中心部分的一侧)的探针的电力充足。因此，当同时测试诸如增强和/或高速运行型半导体器件等多个半导体器件时，能够以更高的可靠性进行各个测试单元的测试。
对于应该增加电源增强导电层70的电流容量的情况，可以增大电源增强导电层70的厚度，或者可以使电源增强导电层70具有多层结构。当电源增强导电层70这样设置在探针卡基板11的第二主表面(即与面向待测试半导体器件的第一主表面相反的表面)，如同上文参考图1所述的上述接地导电层51A之间的连接，顶层上的测试单元之间的连接难以实现。
在这种情况下，以如同上述接地导电层51A之间连接的连接方式，使位于探针卡基板11的第一主表面起更内层的接地导电层之间连接。请注意上述电源增强导电层70更适于设置在探针卡基板11的第一主表面(面向待测试半导体器件的表面)上。在这种情况下，接地导电层51A设置在第二主表面(与面向待测试半导体器件的第一主表面相反的表面)上。
上述根据本发明的测试装置和测试方法适用于测试增强和/或高速运行型半导体器件。然而，本发明的应用不限于此，并且本发明可应用于其他常规的半导体器件以及其他电子元件。
此外，本发明不限于上述实施例，并且可以在不脱离本发明请求保护的基本构思的情况下进行变化和修改。
本申请基于2005年10月31日申请的日本在先申请No.2005-315995，在此通过参考援引其全部内容。
权利要求
1.一种半导体设备测试装置，用于测试在一个半导体衬底上制成的多个半导体器件，包括基板，所述基板上设置有多个测试单元，每个单元包括与所述半导体器件的电极端子相对应的探针、和与所述探针连接的导电层。
2.如权利要求1所述的半导体设备测试装置，其中所述测试单元包括与设置在所述半导体衬底上的待测试半导体器件相对应的开口部；以及所述探针设置在所述开口部的周缘。
3.如权利要求1所述的半导体设备测试装置，其中所述测试单元具有与设置在所述半导体衬底上的待测试半导体器件相对应的矩形开口部；以及所述探针设置在所述矩形开口部的四个侧边。
4.如权利要求3所述的半导体设备测试装置，其中在所述基板中，各个测试单元的矩形开口部的设置方式为所述矩形开口与N个待测试半导体器件相对应地相互分离一定距离，其中N为整数。
5.如权利要求1所述的半导体设备测试装置，其中在所述测试单元中，与所述探针连接的导电层到引脚连接部的长度相等。
6.如权利要求1所述的半导体设备测试装置，其中在所述基板中，在各个测试单元之间设有接地导电层。
7.一种半导体设备测试方法，用于同时测试在一个半导体衬底上制成的多个半导体器件，该方法使用上面设置有多个测试单元的基板，每个单元包括与所述半导体器件的电极端子相对应的探针、和与所述探针连接的导电层。
全文摘要
一种半导体设备测试装置，用于测试在一个半导体衬底上制成的多个半导体器件，包括上面设置有多个测试单元的基板，每个单元包括与半导体器件的电极端子相对应的探针、和与所述探针连接的导电层。
文档编号G01R31/26GK1959425SQ200610008548
公开日2007年5月9日 申请日期2006年2月17日 优先权日2005年10月31日
发明者丸山茂幸, 有坂义一, 田代一宏, 片山孝幸, 小泽彻, 木村雄伸 申请人:富士通株式会社