传输接口芯片以及内建式传输接口芯片测试方法
【技术领域】
[0001]本发明涉及传输接口芯片的测试技术。
【背景技术】
[0002]传输接口芯片传统以一自动测试机台(Automatically Test Equipment, ATE)作测试。待测的传输接口芯片安装在该自动测试机台上，由该自动测试机台检验待测的传输接口芯片的发射端(TX)信号的正确度，更由该自动测试机台供应信号至待测的传输接口芯片的接收端(RX)测试待测的传输接口芯片的信号接收功能。
[0003]然而，随着半导体技术发展，传输接口芯片的数据传输率大幅提升，自动测试机台的等级也必须相应提升。以高速通用串行总线传输(如USB 3.0或USB3.1...等)为例，自动测试机台的设计相当复杂且造价昂贵。
【发明内容】
[0004]本申请公开一种内建式传输接口芯片测试技术。
[0005]根据本申请一种实施方式所实现的一传输接口芯片包括:一电子物理层；一数字码产生器；一加扰器；一编码器；一解码器；一解扰器；以及一数字码检查器。该电子物理层用于供应信号至该传输接口芯片的一发送端，且自该传输接口芯片的一接收端接收信号。该数字码产生器用于产生一原始数字码。该加扰器用于接收并加扰该原始数字码，以输出一加扰数字码。该编码器用于接收并编码该加扰数字码，并将编码后的该加扰数字码交由该电子物理层转换为供应至该传输接口芯片的该发送端的信号。该解码器用于对一接收数字码作解码，以产生一解码数字码。该接收数字码来自该电子物理层。该电子物理层将接收自该接收端的信号转换为该接收数字码。该解扰器用于接收并解扰该解码数字码，以产生一还原数字码。数字码检查器用于接收该还原数字码，并在该发送端耦接该接收端的状况下比对该还原数字码是否符合该原始数字码。如此一来，本申请所公开的传输接口芯片无须另行设计自动测试机台即可以内建逻辑以及电子方块完成其传输功能的测试。
[0006]根据本申请一种实施方式所实现的一种内建式传输接口芯片测试方法包括:将一传输接口芯片的一发送端连接至该传输接口芯片的一接收端；以该传输接口芯片的一数字码产生器产生一原始数字码；以该传输接口芯片的一加扰器加扰该原始数字码，以产生一加扰数字码；以该传输接口芯片的一编码器编码该加扰数字码；将编码后的该加扰数字码交由该传输接口芯片的一电子物理层转换为供应至该传输接口芯片的该发送端的信号，再由该电子物理层自该传输接口芯片的该接收端接收且转换为一接收数字码；以该传输接口芯片的一解码器解码该接收数字码，以产生一解码数字码；以该传输接口芯片的一解扰器解扰该解码数字码，以产生一还原数字码；并且，以该传输接口芯片的一数字码检查器比对该还原数字码是否符合该原始数字码。
[0007]根据本申请一种实施方式所实现的一传输接口芯片包括:一数字码产生器；以及一数字码检查器。该数字码产生器用于产生一原始数字码。数字码检查器用于接收一还原数字码与该原始数字码，并在该传输接口芯片的一发送端与一接收端彼此耦接的状况下比对该还原数字码是否符合该原始数字码。该原始数字码经由加扰与编码输出至该发送端后再被该接收端接收进行解码与解扰后产生该还原数字码。
[0008]下文特举实施例，并配合所附图示，详细说明本
【发明内容】
。
【附图说明】
[0009]图1为方块图，图解根据本申请一种实施方式所实现的一传输接口芯片100 ；
[0010]图2以图示说明该逻辑闲置符号Logical_Idle ；
[0011]图3以图示说明该时钟补偿符号SKP_OS ；
[0012]图4为流程图，图解传输接口芯片100的内建式测试程序。
[0013]【符号说明】
[0014]100?传输接口芯片；102?数字码产生器；
[0015]104?加扰器；106?编码器；
[0016]108?时钟补偿缓冲器；110?解码器；
[0017]112?解扰器；114?数字码检查器；
[0018]116?误差计数器；
[0019]EPHY?电子物理层；
[0020]Logical_Idle?逻辑闲置符号；
[0021]LPHY?逻辑物理层；
[0022]RX?接收端；
[0023]S402…S416 ?步骤；
[0024]SKP_OS?时钟补偿符号；
[0025]SYNC_OS?加/解扰种籽重置符号；以及
[0026]TX?发射端。
【具体实施方式】
[0027]以下叙述列举本发明的多种实施例。以下叙述介绍本发明的基本概念，且并非意图限制本
【发明内容】
。实际发明范围应依照权利要求书界定。
[0028]图1为方块图，图解根据本申请一种实施方式所实现的一传输接口芯片100。传输接口芯片100包括一电子物理层EPHY以及一逻辑物理层LPHY。电子物理层EPHY用于供应信号至该传输接口芯片100的一发送端TX，且自该传输接口芯片100的一接收端RX接收信号。特别是，传输接口芯片100具有内建式自我测试功能。如图所示，该内建式自我测试功能执行时，传输接口芯片100的发射端TX与接收端RX耦接。传输接口芯片100自身发送端TX所发送的信号将传回传输接口芯片100自身的接收端RX。如此一来，无须复杂且高造价的自动测试机台，传输接口芯片100即可进行自我测试。
[0029]如图所示，传统接口芯片100的逻辑物理层LPHY供应有一数字码产生器102、一加扰器(scrambler) 104、一编码器106、一时钟补偿缓冲器108、一解码器110、一解扰器(descrambler) 112、以及一数字码检查器114。数字码产生器102用于产生一原始数字码交由该加扰器104加扰为一加扰数字码。该加扰数字码经该编码器106编码后，交由该电子物理层EPHY转换为供应至该传输接口芯片100的该发送端TX的信号。该发送端TX输出的信号经测试连接线路耦接回接收端RX后，由该电子物理层EPHY转换为一接收数字码。该接收数字码经该时钟补偿缓冲器108传递至该解码器110，以解码为一解码数字码。该解码数字码由该解扰器112解扰为一还原数字码。数字码检查器114用于比对该还原数字码是否符合该原始数字码。以上加扰器104以及解扰器112设计使得单一原始数字码即可变化为多样的测试符号测试传输接口芯片100的信号发送、接收功能。对应之，数字码检查器114也仅需判断还原数字码是否符合上述单一原始数字码即可。传输接口芯片100的内建式自我测试功能无须加设高成本的暂存器来存储多样的测试符号，且其数字码产生器102以及数字码检查器114的设计也相当单纯。
[0030]在图1所示实施方式中，传输接口芯片100更具有一误差计数器116。在一实施例中，该误差计数器116的初始值为O。该误差计数器116启动时，该数字码检查器114比对出上述还原数字码不符合上述原始数字码而变化误差计数器116的计数值(如，递增)。误差计数器116所作的计数用于判断该传输接口芯片100是否正确运作。另一方面，该误差计数器116启动时，该数字码检查器114比对出上述还原数字码符合上述原始数字码时，则不变化该误差计数器116的计数值。最后当该传输接口芯片100之内建式自我测试流程完成时，该误差计数器116的值仍为0，则表示该传输接口芯片100的传送与接收功能正常。若该误差计数器116的值不为0，则表示该传输接口芯片100的传送与接收功能损坏。
[0031]以上内建式自我测试功能除了需要将该发送端TX耦接该接收端RX，更可