D触发器的数据保持时间的测量电路的制作方法
【技术领域】
[0001]本发明涉及一种半导体集成电路，特别是涉及一种D触发器(DFF)的数据保持时间(hold)的测量电路。
【背景技术】
[0002]如图1所示，是D触发器的数据保持时间的示意图;D触发器101的D端即数据输入端连接数据输入信号DATA，时钟输入端连接时钟输入信号CLOCK，在时钟输入信号CLOCK的上升沿，D触发器101的Q输出端或Q非输出端将根据数据输入信号DATA进行数据切换，但是一个实现条件是数据输入信号DATA必须在时钟输入信号CLOCK的上升沿之后的一个数据保持时间内需要保持不变，输出才为正确值。Hold值即为图1中两根虚线之间延时。
[0003]由图1可知，当数据输入信号DATA在时钟输入信号CLOCK的上升沿之后的超过hold时间的宽度才变化时，这时输出信号是正确的，即Q输出端输出为时钟输入信号CLOCK的上升沿时数据输入信号DATA的值;而当数据输入信号DATA在时钟输入信号CLOCK的上升沿之后的hold时间的宽度内就变化时，这时输出信号将不正确，即Q输出端输出不再为时钟输入信号CLOCK的上升沿时数据输入信号DATA的值，而是变化后的值。所以在数字设计中，标准单元库内D触发器的数据保持时间是其关键技术指标之一。在单元库设计完成后，需要对其进行测量，从而验证设计、仿真数据库和silicon数据的一致性。但是D触发器的数据保持时间一般在ps的数量级，直接测量比较困难。
【发明内容】
[0004]本发明所要解决的技术问题是提供一种D触发器的数据保持时间的测量电路，能实现D触发器的数据保持时间的准确测量。
[0005]为解决上述技术问题，本发明提供的D触发器的数据保持时间的测量电路，包括m个D触发器，各所述D触发器的时钟输入端连接时钟输入信号;各所述D触发器的复位清零端都连接复位清零信号;数据输入信号由所述时钟输入信号通过一反相器反相后得到。
[0006]每一个所述D触发器的Q输出端输出I位正相数据输出信号、Q非输出端输出I位反相数据输出信号，m个所述D触发器的Q输出端共输出m位正相数据输出信号、Q非输出端共输出m位反相数据输出信号。
[0007]令k为O至m-Ι中的任意一个值，第k位正相数据输出信号所对应的所述D触发器为第k位D触发器;第O位D触发器的数据输入端连接所述数据输入信号;k为I至m-Ι中的任意一个值时，第k位D触发器的数据输入端通过k个数据缓冲器连接到连接所述数据输入信号;各所述数据缓冲器具有相同的延时。
[0008]测量时，在各所述D触发器的Q输出端的正相数据输出信号都为“O”的状态下，将所述时钟输入信号由“O”状态切换为“I”状态，通过读取所述m位正相数据输出信号中为状态“O”的个数或者所述m位反相数据输出信号中为状态“I”的个数，将该个数乘以所述数据缓冲器的延时得到所述D触发器的数据保持时间。
[0009]进一步的改进是，还包括:数据缓冲器的延时测量电路;所述数据缓冲器的延时测量电路包括η个数据缓冲器，一个两输入的异或门；
[0010]所述异或门的一个输入端直接连接所述时钟输入信号，所述异或门的另一个输入端通过η个所述数据缓冲器连接到所述时钟输入信号。
[0011 ]测量时，在所述时钟输入信号由“O”状态切换为“I”状态之后，读取所述异或门的输出信号的高电平持续时间，用该高电平持续时间除以η得到所述数据缓冲器的延时。
[0012]进一步的改进是，还包括:数据缓冲器的延时测量电路;所述数据缓冲器的延时测量电路包括η个数据缓冲器，一个两输入的异或门；所述异或门的一个输入端直接连接所述数据输入信号，所述异或门的另一个输入端通过η个所述数据缓冲器连接到所述数据输入信号;测量时，在所述数据输入信号由T状态切换为“O”状态之后，读取所述异或门的输出信号的高电平持续时间，用该高电平持续时间除以η得到所述数据缓冲器的延时。
[0013]进一步的改进是，所述复位清零信号、所述数据输入信号和所述时钟输入信号由外部驱动控制装置提供;所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取。
[0014]进一步的改进是，所述复位清零信号、所述数据输入信号和所述时钟输入信号由外部驱动控制装置提供;所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取，所述异或门的输出信号由外部读取装置读取。
[0015]进一步的改进是，m的大小根据所述D触发器的数据保持时间确定，要求保证m-Ι乘以所述数据缓冲器的延时大于所述D触发器的数据保持时间。
[0016]进一步的改进是，位数为I至m-Ι中的各位所述D触发器的数据输入端都和一个对应位的所述数据缓冲器的输出端相连，和各所述D触发器的数据输入端相连的所述数据缓冲器的数量为m-Ι，该m-Ι个所述数据缓冲器串联起来。
[0017]第I位数据缓冲器的输入端连接所述数据输入信号、所述第I位数据缓冲器的输出端连接第I位D触发器的数据输入端;k为2至m-Ι中的任意一个值时，第k位数据缓冲器的输入端连接第k-Ι位数据缓冲器的输出端，第k为数据缓冲器的输出端连接到第k位D触发器的数据输入端。
[0018]进一步的改进是，η比m大一个数量级以上，所述数据缓冲器的延时测量电路中的前m-Ι个数据缓冲器的输出端和对应的所述D触发器的时钟输入端相连，其中，第I位数据缓冲器的输入端连接所述数据输入信号、所述第I位数据缓冲器的输出端连接第I位D触发器的数据输入端;k为2至m-Ι中的任意一个值时，第k位数据缓冲器的输入端连接第k-Ι位数据缓冲器的输出端，第k为数据缓冲器的输出端连接到第k位D触发器的数据输入端。
[0019]本发明通过设置m位D触发器，相邻位D触发器的数据输入信号之间通过数据缓冲器进行延时且相邻为的D触发器的延时等于一个数据缓冲器的延时，数据输入信号由时钟输入信号通过一反相器反相后得到。在测量时，将时钟输入信号由“O”状态切换为“I”状态，这时，D触发器将会根据数据输入端的实际接收到的延时后的数据输入信号进行数据输出信号的切换:如果对应位的D触发器延时后的数据输入信号从“I”状态切换为“O”状态时和时钟输入信号由“O”状态切换为“I”状态时的延时大于等于数据保持时间、则该对应位的D触发器的Q输出端输出“I”、非Q输出端输出“O” ；而如果对应位的D触发器延时后的数据输入信号从“I”状态切换为“O”状态时和时钟输入信号由“O”状态切换为“I”状态时的延时小于数据保持时间、则该对应位的D触发器的Q输出端输出“O”、非Q输出端输出T。最后通过读取m位D触发器的m位正相数据输出信号中“O”的个数或m位反相数据输出信号中“I”的个数，通过该个数和缓冲器的延时的乘积即可得到D触发器的数据保持时间。
【附图说明】
[0020]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0021 ]图1是D触发器的数据保持时间的示意图；
[0022]图2是本发明实施例D触发器的数据保持时间的测量电路图；
[0023]图3是图2中的输入输出信号的波形图。
【具体实施方式】
[0024]如图2所示，是本发明实施例D触发器201的数据保持时间的测量电路图；如图3所示，是图2中的输入输出信号的波形图。本发明实施例D触发器201的数据保持时间的测量电路包括m个D触发器201，各所述D触发器201的时钟输入端连接时钟输入信号CLOCK ；各所述D触发器201的复位清零端即CLR端都连接复位清零信号CLEAR;数据输入信号DATA由所述时钟输入信号CLOCK通过一反相器反相后得到。
[0025]每一个所述D触发器201的Q输出端输出I位正相数据输出信号、Q非输出端输出I位反相数据输出信号，m个所述D触发器201的Q输出端共输出m位正相数据输出信号、Q非输出端共输出m位反相数据输出信号。如图2中，OUTPUT data〈m-l:0>对应于m位正相数据输出信号。
[0026]令k为O至m-1中的任意一个值，第k位正相数据输出信号所对应的所述D触发器201为第k位D触发器201;如图2中的DFFO对应于第O位D触发器201，DFF1对应于第I位D触发器201，DFFm-1对应于第m-Ι位D触发器201。
[0027]第O位D触发器201的数据输入端即D端连接所述数据输入信号DATA;k为I至m-Ι中的任意一个值时，第k位D触发器201的数据输入端通过k个数据缓冲器202连接到连接所述数据输入信号DATA;各所述数据缓冲器202具有相同的延时Tbuf-delay。
[0028]本发明实施例中，m的大小根据所述D触发器201的数据保持时间确定，要求保证m-1乘以所述数据缓冲器202的延时即图3中的(m-1) X Tbuf—delay大于所述D触发器201的数据保持时间。
[0029]本发明实施例中，还包括:数据缓冲器202的延时即Tbuf-delay的测量电路;所述数据缓冲器202的延时测量电路包括η个数据缓冲器202，一个两输入的异或门203;所述异或门203的一个输入端直接连接所述数据输入信号DATA，所述异或门203的另一个输入端通过η个所述数据缓冲器202连接到所述数据输入信号DATA;测量时，在所述数据输入信号DATA由“I”状态切换为“O”状态之后，读取所述异或门203的输出信号的高电平持续时间，用该高电平持续时间除以η得到所述数据缓冲器202的延时。在其他实施例中，数据缓冲器202的延时测量电路也能为:所述异或门203的一个输入端直接连接所述时钟输入信号CLOCK，所述异或门203的另一个输入端通过η个所述数据缓冲器202连接到所述时钟输入信号CLOCK;测量时，在所述时钟输入信号CLOCK由“O”状态切换为“I”状态之后，读取所述异或门203的输出信号的高电平持续时间，用该高电平持续时间除以η得到所述数据缓冲器202的延时。
[0030]本发明实施例中，位数为I至m-1中的各位所述D触发器201的数据输入端都和一个对应位的所述数据缓冲器202的输出端相连，和各所述D触发器201的数据输入端相连的所述数据缓冲器202的数量为m-Ι，该m-Ι个所述数据缓冲器202串联起来。
[0031]第I位数据缓冲器202的输入端连接所述数据输入信号DATA、所述第I位数据缓冲器202的输出端连接第I位D触