k位数据缓冲器202的输入端连接第k-Ι位数据缓冲器202的输出端，第k为数据缓冲器202的输出端连接到第k位D触发器201的时钟输入端。图2中所述异或门203的一个输入端之前的所述数据缓冲器202下面的η表示该数据缓冲器202为总数为η中的最后一个即第η个所述数据缓冲器202。
[0032]所述复位清零信号CLEAR、所述输入输入信号和所述时钟输入信号CLOCK由外部驱动控制装置提供;所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取，所述异或门203的输出信号0UTPUT2由外部读取装置读取。
[0033]测量时，在各所述D触发器201的Q输出端的正相数据输出信号都为“O”的状态下，将所述数据输入信号DATA由“O”状态切换为“I”状态，所述时钟输入信号CLOCK跟随所述数据输入信号DATA变化，这时，D触发器将会根据时钟输入端的实际接收到的延时后的时钟信号的上升沿进行数据输出信号的切换:
[0034]如果对应位的D触发器201延时后的时钟信号从“O”状态切换为“I”状态时和数据输入信号DATA由“O”状态切换为“I”状态时的延时大于等于数据建立时间、则该对应位的D触发器201的Q输出端输出“I”、非Q输出端输出“O” ；而如果对应位的D触发器201延时后的时钟信号从“O”状态切换为“I”状态时和数据输入信号DATA由“O”状态切换为T状态时的延时小于数据建立时间、则该对应位的D触发器201的Q输出端输出“O”、非Q输出端输出“I”。
[0035]这样通过读取所述m位正相数据输出信号中为状态“O”的个数或者所述m位反相数据输出信号中为状态“I”的个数，将该个数乘以所述数据缓冲器202的延时得到所述D触发器201的数据建立时间。具体说明如下:由于本发明实施例中相邻为的D触发器201的时钟信号延时相等且都等于所述数据缓冲器202的延时；当某一位的D触发器201的Q输出端开始输出“I”之后，该对应位之前的D触发器201的Q输出端都输出“O”，该对应位之后的D触发器201的Q输出端都输出“I”，且Q输出端都输出“O”的D触发器201都处于时钟信号延时较少的低位;可知，只要统计出Q输出端输出为“O”的D触发器201的个数，将该个数乘以所述数据缓冲器202的延时得到所述D触发器201的数据建立时间；而大于该个数对应的位的D触发器201的Q输出端都输出“I”，时钟信号的延时都大于数据建立时间。
[0036]如图3中所示，CLEAR，DATA，CLOCK为都为由外部驱动控制装置提供的驱动信号;开始时，CLEAR，DATA信号全部置为“O”状态，CLOCK信号跟随DATA信号也为“O”状态。
[0037]接着，输入足够长的CLEAR高电平信号，使所有D触发器复位为“O”状态；
[0038]之后，将输入控制信号使DATA信号由低电平变为高电平，CLOCK信号跟随DATA信号变化;而经过各所述数据缓冲器202后CLOCK信号会有相应的延迟，如CLOCKm对应于第m个数据缓冲器202也即和第m-Ι位D触发器201相对应的第m-Ι位数据缓冲器202输出的时钟信号，该信号CLOCKm相对于初始的CLOCK信号会延迟m X Tbuf-deiay; CLOCKn对应于第η个数据缓冲器202输出的时钟信号，该信号CLOCKn相对于初始的CLOCK信号会延迟η X Tbuf-deiay。
[0039]之后，测量异或门电路的0UTPUT2输出的高电平的宽度令测量得到的宽度值为T，T其实等于nXTbuf_delay;将该宽度除以n即Τ/η，这样就能得到所述数据缓冲器202的延时
Tbuf-delayο
[0040]之后，读取D触发器输出“O”的个数即OUTPUTdata〈m_l: 0>中“O”的个数;在其它实施例中也能为m位反相数据输出信号中“I”的个数，两者是相同，令该个数为j。
[0041]将个数j乘以所述数据缓冲器202的延时Tbuf-delay就能得到D触发器的setup，公式为 j X T/n，取后的值为 j X Tbuf-delay。
[0042 ]本发明实施例中，测试驱动信号即CLEAR，DATA，CLOCK信号都能外部控制，且不会引入10 口等输入链路上的延迟从而引起测量误差。
[0043]D触发器201的SETUP通过其Q端输出的“O”的个数即j间接得到:即setup等于j倍的buffer的延迟即数据缓冲器202的延时Tbuf-deiay;而buffer的延迟通过电路放大η倍得到。通常,buffer的时延一般为D触发器的setup的几十之一，也即j的大小为几十的数量级，而m在设定时要求大于j，这可以通过工艺进行预估，m值能够取得大一点。
[0044]输出测得信号可以从1口直接测量，且不会引入输出电路延迟的误差。
[0045]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种D触发器的数据建立时间的测量电路，其特征在于: 包括m个D触发器，将各所述D触发器的数据输入端都连接数据输入信号；各所述D触发器的复位清零端都连接复位清零信号； 每一个所述D触发器的Q输出端输出I位正相数据输出信号、Q非输出端输出I位反相数据输出信号，m个所述D触发器的Q输出端共输出m位正相数据输出信号、Q非输出端共输出m位反相数据输出信号;令k为O至m-Ι中的任意一个值，第k位正相数据输出信号所对应的所述D触发器为第k位D触发器，所述第k位D触发器的时钟输入端通过k+Ι个数据缓冲器连接到时钟输入信号，各所述数据缓冲器具有相同的延时； 测量时，在各所述D触发器的Q输出端的正相数据输出信号都为“O”的状态下，将所述数据输入信号由“O”状态切换为“I”状态，所述时钟输入信号跟随所述数据输入信号变化，通过读取所述m位正相数据输出信号中为状态“O”的个数或者所述m位反相数据输出信号中为状态“I”的个数，将该个数乘以所述数据缓冲器的延时得到所述D触发器的数据建立时间。2.如权利要求1所述的D触发器的数据建立时间的测量电路，其特征在于，还包括:数据缓冲器的延时测量电路； 所述数据缓冲器的延时测量电路包括η个数据缓冲器，一个两输入的异或门； 所述异或门的一个输入端直接连接所述时钟输入信号，所述异或门的另一个输入端通过η个所述数据缓冲器连接到所述时钟输入信号； 测量时，在所述时钟输入信号由“O”状态切换为“I”状态之后，读取所述异或门的输出信号的高电平持续时间，用该高电平持续时间除以η得到所述数据缓冲器的延时。3.如权利要求1所述的D触发器的数据建立时间的测量电路，其特征在于:所述复位清零信号、所述输入输入信号和所述时钟输入信号由外部驱动控制装置提供;所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取。4.如权利要求1所述的D触发器的数据建立时间的测量电路，其特征在于:所述复位清零信号、所述输入输入信号和所述时钟输入信号由外部驱动控制装置提供;所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取，所述异或门的输出信号由外部读取装置读取。5.如权利要求1所述的D触发器的数据建立时间的测量电路，其特征在于:m的大小根据所述D触发器的数据建立时间确定，要求保证m乘以所述数据缓冲器的延时大于所述D触发器的数据建立时间。6.如权利要求1所述的D触发器的数据建立时间的测量电路，其特征在于:每一个所述D触发器的时钟输入端都和一个所述数据缓冲器的输出端相连，和所述D触发器的时钟输入端相连的所述数据缓冲器的数量为m，该m个所述数据缓冲器串联起来，第O位数据缓冲器的输入端连接所述时钟输入信号，第k位数据缓冲器的输入端连接第k-Ι位数据缓冲器的输出端，第k为数据缓冲器的输出端连接到第k位D触发器的时钟输入端。7.如权利要求2所述的D触发器的数据建立时间的测量电路，其特征在于: η比m大一个数量级以上，所述数据缓冲器的延时测量电路中的前m个数据缓冲器的输出端和对应的所述D触发器的时钟输入端相连，其中，第O位数据缓冲器的输入端连接所述时钟输入信号，第k位数据缓冲器的输入端连接第k-Ι位数据缓冲器的输出端，第k为数据缓冲器的输出端连接到第k位D触发器的时钟输入端。
【专利摘要】本发明公开了一种D触发器的数据建立时间的测量电路，包括m个D触发器，将各D触发器的数据输入端都连接数据输入信号；m个D触发器的Q和Q非输出端分别输出m位正反相数据输出信号；第k位D触发器的时钟输入端通过k+1个数据缓冲器连接到时钟输入信号；测量时，在各D触发器的Q输出端的正相数据输出信号都为“0”的状态下，将数据输入信号由“0”状态切换为“1”状态，时钟输入信号跟随数据输入信号变化，通过读取m位正相数据输出信号中为状态“0”的个数或者m位反相数据输出信号中为状态“1”的个数，将该个数乘以数据缓冲器的延时得到D触发器的数据建立时间。本发明能实现D触发器的数据建立时间的准确测量。
【IPC分类】G01R31/317
【公开号】CN105629159
【申请号】CN201511026731
【发明人】赵锋
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2016年6月1日
【申请日】2015年12月31日