专利名称：带隙基准电压源电路和带隙基准电压源的制作方法
技术领域：
本发明属于集成电路技术领域，尤其涉及带隙基准电压源电路和带隙基准电压源。
背景技术：
在模拟集成电路或混合信号设计领域，基准电压源是一很重要的模块，为系统提供电压基准和电流基准。随着电路集成度的提高，基准电压源也越来越多的集成到芯片内部，以降低系统成本。传统的基准电压源通常依靠带隙基准电压电路产生，如图I所示，带隙基准电压电路包含误差放大器、PMOS镜像电流源、PNP管及电阻，而基准电压通常由包含PMOS管PM3镜像电流源、电阻R2及PNP管Q3的单独一支路(在图I中以虚线标出)生成。具有上述结构的带隙基准电压电路因为包含误差放大器及相应的偏置电路，存在面积较大的问题，并且，误差放大器自身的失调电压及噪声也会加到基准电压输出端(Vref)。而又由于基准电压由一支路单独生成，因此，图I中PM3、PM1和PM2镜像电流源间的镜像失配也会加大基准电压的失调电压。
发明内容
有鉴于此，本发明的目的在于提供带隙基准电压源电路和带隙基准电压源，以解决上述一系列问题。本发明解决技术问题的具体方案为一种带隙基准电压源电路，包括第一至第六PMOS管，第一至第四电阻，以及第一至第三NPN型三极管；其中第一至第三PMOS管的源极接入电源电压；第一至第三PMOS管的衬底接入电源电压；第一至第三PMOS管的栅极与第六PMOS管的漏极及第三电阻的上端相连；第四至第六PMOS管的衬底都接入电源电压或都与自身源极相连；第四PMOS管的源极连接第一 PMOS管的漏极，第五PMOS管的源极连接第二 PMOS管的漏极，第六PMOS管的源极连接第三PMOS管的漏极；第四至第六PMOS管的栅极连接到第三电阻的下端及第三NPN型三极管的集电极；第一电阻的上端连接第四PMOS管的漏极，第二电阻的上端连接第五PMOS管的漏极；第一 NPN型三极管的基极和第二 NPN型三极管的基极连接于第一 NPN型三极管的集电极及第一电阻的下端；第三NPN型三极管的基极和第二 NPN型三极管的集电极一同连接于第二电阻的下端;
第一 NPN型三极管的发射极连接于第四电阻的上端；
第二 NPN型三极管的发射极，第三NPN型三极管的发射极，以及第四电阻的下端分别接地；第二电阻的上端作为基准电压输出端。一种带隙基准电压源电路，包括第一至第三PMOS管，第一电阻，第二电阻，第四电阻，以及第一至第三NPN型三极管；其中第一至第三PMOS管的源极及衬底接入电源电压；第一至第三PMOS管的栅极，与第三PMOS管的漏极及第三NPN型三极管的集电极相连；第一电阻的上端连接第一 PMOS管的漏极，第二电阻的上端连接第二 PMOS管的漏极；第一 NPN型三极管和第二 NPN型三极管的基极，连接于第一 NPN型三极管的集电极及第一电阻的下端；第三NPN型三极管的基极及第二 NPN型三极管的集电极，一同连接于第二电阻的下端；第一 NPN型三极管的发射极连接于第四电阻的上端；第二 NPN型三极管的发射极，第三NPN型三极管的发射极，以及电阻R4的下端分别接地；第二电阻的上端作为基准电压输出端。一种带隙基准电压源电路，包括第一电阻，第二电阻，第四电阻，第一至第三NPN型三极管，第一至第三PNP三极管，其中第一至第三PNP型三极管的发射极接入电源电压；第一至第三PNP型三极管的基极与，第三PNP型三极管的集电极以及第三NPN型三极管的集电极相连；第一电阻的上端连接第一 PNP型三极管的集电极，第二电阻的上端连接连接第二PNP型三极管的集电极；第一 NPN型三极管和第二 NPN型三极管的基极，连接于第一 NPN型三极管的集电极以及第一电阻的下端；第三NPN型三极管的基极和第二 NPN型三极管的集电极，一同连接于第二电阻的下端；第一 NPN型三极管的发射极连接于第四电阻的上端；第二 NPN型三极管的发射极、第三NPN型三极管的发射极，以及第四电阻的下端分别接地；第二电阻的上端作为基准电压Vref输出端。一种带隙基准电压源，包括上述的带隙基准电压源电路。由上可见，第一至和第二 PMOS管所在两个支路本身具有误差放大器的功能，因此，本发明实施例提供的带隙基准电压源电路中，没有用到误差放大器，因此省去了误差放大器自身的失调电压电压及噪声对基准电压输出端的影响，并且节省了功耗和面积；
同时，基准电压输出支路并未如现有电路一样，由一个支路单独产生，也在一定程度上避免了电流镜像失配引起的失调电压的影响，并且，也节省了面积和功耗。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图I是现有带隙基准电压源电路结构示意图；图2是本发明实施例提供的带隙基准电压源电路的结构示意图；图3是本发明实施例提供的带隙基准电压源电路的另一结构示意图；图4是本发明实施例提供的基准电压Vref随温度变化的Tcm曲线图；图5是本发明实施例提供的带隙基准电压源电路又一结构示意图；图6是本发明实施例提供的带隙基准电压源电路又一结构示意图。
具体实施例方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。为了引用和清楚起见，下文中使用的技术名词的说明、简写或缩写总结如下PMOS, positive channel Metal Oxide Semiconductor, PMOS 管指 n 型衬底、p 沟道，靠空穴的流动运送电流的MOS管。本发明实施例采用一种新型结构，利用处于放大区的NPN管间基极-发射极电压差的正温度系数、基极-发射极电压的负温度系数，设计出一种低功耗、低面积、低失调电压、低噪声、结构简洁的带隙基准电压源电路和带隙基准电压源。图2示出了上述是该发明涉及的带隙基准电压源电路结构，其包括第一至第六PMOS管(依次以PM1-PM6表示)，第一至第四电阻(依次以R1-R4表示)，以及第一至第三NPN型三极管(依次以Ql、Q2和Q3表示)。其中PM1、PM2、PM3的源极(s)及衬底接入电源电压VDDA，三者的栅极(g)与PM6的漏极⑷及R3的上端相连；PM4、PM5、PM6的衬底分别接入VDDA，三者的源极(s)分别连接PM1、PM2、PM3的漏极(d)，而三者的栅极(g)连接到电阻R3的下端以及Q3的集电极；Rl、R2的上端分别连接PM4、PM5的漏极(d)；Q1、Q2的基极(b)连接于Ql的集电极(C)及电阻Rl的下端；Q3的基极(b)及Q2的集电极(C) 一同连接于R2的下端；Ql的发射极连接于R4的上端；Q2、Q3的发射极(e)及R4的下端分别与地相连；R2的上端作为基准电压Vref输出端。
为了使系统在更低电源电压正常工作，参见图3，可将PM4、PM5、PM6的衬底和分别与各自的源极(s)相连，以减小衬底效应对其器件阈值的影响。该电路的工作原理和图2相同。
在本发明其他实施例中，可通过设计使PM1、PM2、PM3器件参数相同，PM4、PM5、PM6器件参数相同，并令Q3、Q1、Q2发射极面积之比为I : η : I。为了减小ΡΜ4、ΡΜ5沟道长度调制效应的影响，可令Rl、R2的电阻值相等。图2或3所示的带隙基准电压源电路的工作原理如下当带隙基准电压源电路正常工作时，所有MOS管、NPN管处于饱和区及放大区，ΡΜ1、ΡΜ2、ΡΜ3及ΡΜ4、ΡΜ5、ΡΜ6组成共源共栅镜像电流源，由于电流镜像的作用，ΡΜ1、ΡΜ2、ΡΜ3各自所在的三支路电流相等，Idl = Id2 =Id3 = Id。Q1、Q2、Q3的电流放大倍数β ( = Ic/Ib)较大，因此流过Q1、Q2的集电极电流近似相等，Icl ^ Ic2 ^ Ic3 = Id.。因此，Q2、Ql的基极-发射极电压差为dVbe = Vve2-Vbel= (KT/q) *ln (Ic2/Is2) - (KT/q) *ln (Ic 1/Is I)= (KT/q)*ln(Isl/Is2)(公式 I)其中，Is表示(与工艺相关的)晶体管反向饱和电流，Vbe表示基极-发射极电压，q表示电子电荷量，K表示波尔兹曼常数，T为绝对温度，Ic表示集电极电流。由于Q1、Q2的发射极面积比为η : 1，所以Isl/Is2 = η/1，故公式I可化为dVbe = Vve2_Vbel = (KT/q)*ln(n)(公式 2)上述dVbe即为电阻R4的电压差，因此流过电阻R4的电流IR4满足下述公式IR4 = IQl = IQ2 = Id = (KT/q) *ln (n)/R4(公式 3)而R2两端的电压差VR2满足下述公式VR2 = Id*R2 = (KT/q) *ln (n) *R2/R4(公式 4)而基准电压输出Vref满足下述公式Vref = Vbe3+VR2= Vbe3+ (KT/q) *ln (n) *R2/R4(公式 5)对公式5的温度T求导数，为
权利要求
1.一种带隙基准电压源电路，其特征在于，包括第一至第六PMOS管，第一至第四电阻，以及第一至第三NPN型三极管；其中 第一至第三PMOS管的源极接入电源电压； 第一至第三PMOS管的衬底接入电源电压； 第一至第三PMOS管的栅极与第六PMOS管的漏极及第三电阻的上端相连； 第四至第六PMOS管的衬底都接入电源电压或都与自身源极相连； 第四PMOS管的源极连接第一 PMOS管的漏极，第五PMOS管的源极连接第二 PMOS管的漏极，第六PMOS管的源极连接第三PMOS管的漏极； 第四至第六PMOS管的栅极连接到第三电阻的下端及第三NPN型三极管的集电极；第一电阻的上端连接第四PMOS管的漏极，第二电阻的上端连接第五PMOS管的漏极；第一 NPN型三极管的基极和第二 NPN型三极管的基极连接于第一 NPN型三极管的集电极及第一电阻的下端； 第三NPN型三极管的基极和第二 NPN型三极管的集电极一同连接于第二电阻的下端； 第一 NPN型三极管的发射极连接于第四电阻的上端； 第二 NPN型三极管的发射极，第三NPN型三极管的发射极，以及第四电阻的下端分别接地； 第二电阻的上端作为基准电压输出端。
2.根据权利要求I所述的电路，其特征在于 所述第一至第三PMOS管的器件参数相同； 所述第四至第六PMOS管的器件参数相同； 第三NPN型三极管、第一 NPN型三极管、第二 NPN型三极管的发射极面积比为I : η : I,所述η为正数。
9Vbe3 q R4
3.根据权利要求2所述的电路，其特征在于，并且所述—瓦X石其中， Π—，3(.) 表示求导数，Vbe3表示第三NPN型三极管的基极-发射极结电压，T表示绝对温度，qσ(·)表示电子电荷量，K表示波尔兹曼常数，R2表示第二电阻的电阻值，R4表示第四电阻的电阻值。
4.根据权利要求I至3任一项所述的电路，其特征在于，所述第一电阻与第二电阻的电阻值相等。
5.一种带隙基准电压源电路，其特征在于，包括第一至第三PMOS管，第一电阻，第二电阻，第四电阻，以及第一至第三NPN型三极管； 其中 第一至第三PMOS管的源极及衬底接入电源电压； 第一至第三PMOS管的栅极，与第三PMOS管的漏极及第三NPN型三极管的集电极相连；第一电阻的上端连接第一 PMOS管的漏极，第二电阻的上端连接第二 PMOS管的漏极；第一 NPN型三极管和第二 NPN型三极管的基极，连接于第一 NPN型三极管的集电极及第一电阻的下端；第三NPN型三极管的基极及第二 NPN型三极管的集电极，一同连接于第二电阻的下端; 第一 NPN型三极管的发射极连接于第四电阻的上端； 第二 NPN型三极管的发射极，第三NPN型三极管的发射极，以及电阻R4的下端分别接地； 第二电阻的上端作为基准电压输出端。
6.根据权利要求5所述的电路，其特征在于 所述第一至第三PMOS管的器件参数相同； 第三NPN型三极管、第一 NPN型三极管、第二 NPN型三极管的发射极面积比为1 : η : 1,所述η为整数。9Vbe3 q R43(·)
7.根据权利要求6所述的电路，其特征在于，所述其中，表n= Q， σ(·)示求导数，Vbe3表示第三NPN型三极管的基极-发射极结电压，T表示绝对温度，q表示电子电荷量，K表示波尔兹曼常数，R2表示第二电阻的电阻值，R4表示第四电阻的电阻值。
8.根据权利要求5至7任一项所述的电路，其特征在于，所述第一电阻与第二电阻的电阻值相等。
9.一种带隙基准电压源电路，其特征在于，包括第一电阻，第二电阻，第四电阻，第一至第三NPN型三极管，第一至第三PNP三极管，其中 第一至第三PNP型三极管的发射极接入电源电压； 第一至第三PNP型三极管的基极与，第三PNP型三极管的集电极以及第三NPN型三极管的集电极相连； 第一电阻的上端连接第一 PNP型三极管的集电极，第二电阻的上端连接连接第二 PNP型三极管的集电极； 第一 NPN型三极管和第二 NPN型三极管的基极，连接于第一 NPN型三极管的集电极以及第一电阻的下端； 第三NPN型三极管的基极和第二 NPN型三极管的集电极，一同连接于第二电阻的下端; 第一 NPN型三极管的发射极连接于第四电阻的上端； 第二NPN型三极管的发射极、第三NPN型三极管的发射极，以及第四电阻的下端分别接地； 第二电阻的上端作为基准电压Vref输出端。
10.一种带隙基准电压源，其特征在于，包括如权利要求I至9任一项所述的带隙基准电压源电路。
全文摘要
本发明实施例的目的在于提供带隙基准电压源电路和带隙基准电压源，以解决现有带隙基准电压源电路，因为包含误差放大器及相应的偏置电路，存在面积较大的问题。同时，现有带隙基准电压源电路由于基准电压由一支路单独生成，因此，还存在其镜像电流源间的镜像失配也会加大基准电压的失调电压的问题。为解决上述问题，本发明实施例中所提供的带隙基准电压源电路中，没有用到误差放大器，因此省去了误差放大器自身的失调电压电压及噪声对基准电压输出端的影响，并且节省了功耗和面积；同时，本发明实施例中的基准电压输出支路并未如现有电路一样，由一个支路单独产生，也在一定程度上避免了电流镜像失配引起的失调电压的影响。
文档编号G05F3/26GK102622038SQ201210088869
公开日2012年8月1日 申请日期2012年3月29日 优先权日2012年3月29日
发明者王帅旗, 贾晓伟, 邓龙利 申请人:北京经纬恒润科技有限公司