带隙基准电压电路的制作方法
【专利摘要】本发明提供一种带隙基准电压电路，其包括带隙基准电压产生单元、误差补偿单元和稳压电容。带隙基准电压产生单元包括运算放大器。误差补偿单元包括n个开关/电容组合模块，每个组合模块的第一开关、补偿电容和第四开关串联于运算放大器的第二输入端与第一输入端，第二开关第一连接端与第一开关和补偿电容的节点相连，第三开关第一连接端与第四开关和补偿电容的节点相连；第N组合模块的第二开关第二连接端与第N+1组合模块的第三开关第二连接端相连，第1组合模块的第三开关第二连接端与运算放大器的输出端相连，第n组合模块的第二开关第二连接端与基准电压输出端相连。与现有技术相比，本发明的带隙基准电压电路可提高带隙基准电压精度。
【专利说明】带隙基准电压电路
【【技术领域】】
[0001]本发明涉及电路设计领域,特别涉及一种带隙基准(Bandgap Reference)电压电路。
【【背景技术】】
[0002]带隙基准电压电路可以在温度变化环境中提供稳定的参考电压，故其广泛应用于电源调节器、A/D (Analog to Digital) D/A (Digital to Analog)转换器等电路中。 [0003]请参考图1所示，其为现有技术中的一种带隙基准电压电路的电路示意图。该带隙基准电压电路包括电阻Rl、R2和R3, PNP (Positive-Negative-Positive)双极型晶体管Ql和Q2，运算放大器OP以及基准电压输出端VBG。电阻R1、电阻R3和双极型晶体管Ql依次串联于基准电压输出端VBG与接地端GND之间；电阻R2和双极型晶体管Q2依次串联于基准电压输出端VBG与接地端GND之间:运算放大器OP的负相输入端与电阻Rl和电阻R3之间的连接节点VN相连，其正相输入端与电阻R2和双极型晶体管Q2之间的连接节点VP相连，其输出端与基准电压输出端VBG相连，其中，双极型晶体管Ql的基极与其集电极相连，双极型晶体管Q2的基极与其集电极相连，在电路稳定时，其输出端输出较准确的带隙基准电压VBG。
[0004]图1中，双极型晶体管Ql的基极-发射极电压Vbel和双极型晶体管Q2的基极-发射极电压Vbe2都为负温度系数，两者之差Vbe2_Vbe I为正温度系数；由于运算放大器OP调整使得节点VP的电压等于节点VN的电压，因此，电阻R3上的电压降VR3 = Vbe2_Vbel ;因为电阻Rl的电流等于电阻R3的电流，所以，电阻Rl上的压降VRl = (Vbe2_Vbel).R1/R3，为正温度系数电压，其中，电阻Rl和R3采用相同类型电阻，其温度系数相同，从而使R1/R3不随温度变化。这样，带隙基准电压VBG = (Vbe2-Vbel).Rl/R3+Vbe2，通过设计合适的电阻Rl与电阻R3的比值R1/R3，就可以实现(Vbe2_Vbel)的正温度系数部分和Vbe2的负温度系数部分相互补偿，从而实现温度系数较小的带隙基准电压VBG。
[0005]上述分析为理想情况，未考虑运算放大器OP的输入失调问题，即在实际大量生产中，由于运算放大器OP的内部器件在加工过程中存在不一致的现象，导致实际不同芯片间运算放大器OP的正相输入端与负相输入端的电压存在一定差异，该差异会影响带隙基准电压VBG的精度。
[0006]因此，有必要提供一种改进的技术方案来克服上述问题。
【
【发明内容】
】
[0007]本发明的目的在于提供一种带隙基准电压电路，其可以提高其输出的带隙基准电压VBG的精度。
[0008]为了解决上述问题，本发明提供一种带隙基准电压电路，其包括带隙基准电压产生单元、误差补偿单元、稳压电容和基准电压输出端。所述稳压电容的一端与基准电压输出端相连，另一端与接地端相连。所述带隙基准电压产生单元包括第一电阻、第二电阻和第三电阻， 第一双极型晶体管和第二双极型晶体管，以及运算放大器，第一电阻、第三电阻和第一双极型晶体管依次串联于所述运算放大器的输出端与接地端之间；第二电阻和第二双极型晶体管依次串联于所述运算放大器的输出端与接地端之间；运算放大器的第一输入端与第一电阻和第三电阻之间的连接节点相连，其第二输入端与第二电阻和第二双极型晶体管之间的连接节点相连；第一双极型晶体管的基极与其集电极相连，第二双极型晶体管的基极与其集电极相连。所述误差补偿单元包括η个开关/电容组合模块，每个开关/电容组合模块都包括第一开关、第二开关、第三开关、第四开关和补偿电容，第一开关、补偿电容和第四开关依次串联于运算放大器的第二输入端与第一输入端之间，第二开关的第一个连接端与第一开关和补偿电容之间的连接节点相连，第三开关的第一个连接端与第四开关和补偿电容之间的连接节点相连；第N开关/电容组合模块中的第二开关的第二个连接端与其相邻的第Ν+1开关/电容组合模块中的第三开关的第二个连接端相连，且第I开关/电容组合模块中的第三开关的第二连接端与所述运算放大器的输出端相连，第η开关/电容组合模块中的第二开关的第二连接端与所述基准电压输出端相连，N为该开关/电容组合模块的序列数，其中，I < N < η,且N和η都为自然数。
[0009]进一步的，第一开关和第四开关的控制端都与第一时钟信号相连，第二开关和第三开关的控制端都与第二时钟信号相连，当第一时钟信号控制η个第一开关和η个第四开关导通时，第二时钟信号控制η个第二开关和η个第三开关关断；当第一时钟信号控制η个第一开关和η个第四开关关断时，第二时钟信号控制η个第二开关和η个第三开关导通。
[0010]进一步的，所述第一时钟控制信号与第二时钟信号反向，所述第一输入端为负相输出端，所述第二输入端为正相输出端。
[0011]进一步的，所述第一双极型晶体管和第二双极型晶体管为PNP双极型晶体管，第一双极型晶体管的射极与所述第三电阻的一端相连，其集电极与接地端相连；第二双极型晶体管的射极与所述第二电阻的一端相连，其集电极与接地端相连。
[0012]进一步的，所述第一双极型晶体管和第二双极型晶体管为NPN双极型晶体管，第一双极型晶体管的集电极与所述第三电阻的一端相连，其射极与接地端相连；第二双极型晶体管的射极与所述第二电阻的一端相连，其集电极与接地端相连。
[0013]进一步的，第一电阻和第三电阻为相同类型电阻，且温度系数相同。
[0014]进一步的，VBG2= (Vbe2-Vbel).Rl/R3+Vbe2-(R1/R3+1).Vos+nVos,
[0015]Vos = VP-VN，根据Vbe2的温度系数Kl，(Vbe2_Vbel)的温度系数K2，R1/R3以及Vos确定η的值，其中，Vbe2为第二双极型晶体管Q2的基极-发射极电压，Vbel为第一双极型晶体管Ql的基极-发射极电压，Rl为第一电阻的电阻值，R3为第三电阻的电阻值，Vos为所述运算放大器的输入失调电压，VP为运算放大器的正相输入端电压，VN为运算放大器的负相输入端电压，VBG2为所述基准电压输出端输出的电压值。
[0016]进一步的，由K2.R1/R3+K1 = 0，求取 R1/R3，将求取的 R1/R3 代入-(R1/R3+1).Vos+nVos ^ O,求取 η。
[0017]进一步的，所述η的取值为18。
[0018]与现有技术相比，本发明中的带隙基准电压电路增设有误差补偿单元，该误差补偿单元基于运算放大器OP的两输入端之间的电压差值产生补偿电压，以补偿由于运算放大器OP的输入失调导致的误差，从而提高带隙基准电压电路输出的带隙基准电压VBG的精度。
【【专利附图】
【附图说明】】
[0019]为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中:
[0020]图1为现有技术中的一种带隙基准电压电路的电路示意图；
[0021]图2为本发明在一个实施例中的带隙基准电压电路的电路示意图。
【【具体实施方式】】
[0022]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本发明作进一步详细的说明。
[0023]此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。文中的连接、相接、串联等词可以理解 为间接或者直接的连接相接、串联。
[0024]基于【背景技术】对图1中的带隙基准电压电路的电路分析可知，若考虑实际不同芯片间运算放大器OP的正相输入端和负相输入端存在一定的电压差(该电压差又称输入失调电压)，即节点VP与节点VN之间存在一定的电压差，假设VP-VN = Vos，其中VP为节点VP的电压值，VN为节点VN的电压值，Vos为运算放大器OP的输入失调电压，其可以为正值，也可以为负值。这样，重新计算电阻R3的电压降VR3 = (Vbe2-Vbel)-V0S，电阻Rl的电压降 VRl = [ (Vbe2-Vbel) -Vos].R1/R3,节点 VN 的电压值 VN = Vbe2_Vos，VBG = VN+VR1 =Vbe2-Vos+[ (Vbe2-Vbel)-Vos].R1/R3 = (Vbe2-Vbel).Rl/R3+Vbe2-(R1/R3+1).Vos,可见，失调电压Vos引起的误差为-(Rl/R3+l).Vos，此电压对于不同芯片都表现不一样，随机分布，从而影响带隙基准电压电路输出的带隙基准电压VBG的精度。为了提高带隙基准电压VBG的精度，有必要减小输入失调电压Vos对带隙基准电压VBG的影响。
[0025]请参考图2所示，其为本发明中的带隙基准电压电路在一个实施例中的电路示意图。该带隙基准电压电路包括带隙基准电压产生单元(未标号)、误差补偿单元220、稳压电容CBG和基准电压输出端VBG2。
[0026]所述稳压电容CBG的一端与基准电压输出端VBG2相连，另一端与接地端GND相连。
[0027]所述带隙基准电压产生单元包括第一电阻R1、第二电阻R2和第三电阻R3，第一双极型晶体管Ql和第二双极型晶体管Q2，以及运算放大器0P。第一电阻R1、第三电阻R3和第一双极型晶体管Ql依次串联于所述运算放大器OP的输出端VBGl与接地端GND之间；第二电阻R2和第二双极型晶体管Q2依次串联于所述运算放大器OP的输出端VBGl与接地端GND之间；运算放大器OP的第一输出端与第一电阻Rl和第三电阻R3之间的连接节点VN相连，其第二输出端与第二电阻R2和第二双极型晶体管Q2之间的连接节点VP相连；第一双极型晶体管Ql的基极与其集电极相连，以用作二极管；第二双极型晶体管Q2的基极与其集电极相连，以用作二极管。
[0028]需要说明的是，在图2所示的实施例中，所述第一双极型晶体管Ql和第二双极型晶体管Q2都为PNP (Positive-Negative-Positive)双极型晶体管，第一 PNP双极型晶体管Ql的射极与所述第三电阻R3的一端相连，其集电极与接地端GND相连；第二PNP双极型晶体管Q2的射极与所述第二电阻R2的一端相连，其集电极与接地端GND相连。在另一个实施例中，所述第一双极型晶体管Ql和第二双极型晶体管Q2也可以都为NPN (Negative-Positive-Negative)双极型晶体管,第一 NPN双极型晶体管Ql的集电极与所述第三电阻R3的一端相连，其射极与接地端GND相连；第二 PNP双极型晶体管Q2的射极与所述第二电阻R2的一端相连，其集电极与接地端GND相连。
[0029]所述误差补偿单元220包括η个开关/电容组合模块，每个开关/电容组合模块都包括第一开关S*A、第二开关S*B、第三开关S*C、第四开关S*D和补偿电容C*，第一开关S*A、补偿电容C*和第四开关S*D依次串联于运算放大器OP的第二输出端与第一输出端之间，第二开关S*B的第一个连接端与第一开关S*A和补偿电容C*之间的连接节点相连，第三开关S*C的第一个连接端与第四开关S*D和补偿电容C*之间的连接节点相连；第N开关/电容组合模块中的第二开关SNB的第二个连接端与其相邻的第N+1开关/电容组合模块中的第三开关S (N+1) C的第二个连接端相连，且第I开关/电容组合模块中的第三开关SlC的第二连接端与所述运算放大器OP的输出端VBGl相连，第η开关/电容组合模块中的第二开关SnB的第二连接端与所述基准电压输出端VBG2相连，N为该开关/电容组合模块的序列数，I≤N < η，且N和η都为自然数。第一开关S*A和第四开关S*D的控制端都与第一时钟信号CKA相连，第二开关S*B和第三开关S*C的控制端都与第二时钟信号CKB相连，当第一时钟信号CKA控 制η个第一开关S*A和η个第四开关S*D导通时，第二时钟信号CKB控制η个第二开关S*B和η个第三开关S*C关断；当第一时钟信号CKA控制η个第一开关S*A和η个第四开关S*D关断时，第二时钟信号CKB控制η个第二开关S*B和η个第三开关S*C导通。在一个具体的实施例中，第一时钟控制信号CKA与第二时钟信号CKB反向，即当第一时钟信号CKA为高电平时，第二时钟信号CKB为低电平，当第一时钟信号CKA为低电平时，第二时钟信号CKB为高电平。
[0030]在图2所示的实施例中，所述第一输入端为负相输出端，所述第二输入端为正相输出端。所述误差补偿单元220包括18个开关/电容组合模块，即η = 18，其中，第I开关/电容组合模块2201中的第三开关SlC的第二连接端与所述运算放大器OP的输出端VBGl相连，其第二开关SlB的第二个连接端与第2开关/电容组合模块2202中的第三开关S2C的第二个连接端相连；第2开关/电容组合模块中的第二开关S2B的第二个连接端与第3开关/电容组合模块中的第三开关S3C的第二个连接端相连；……;第17开关/电容组合模块中的第二开关S17B的第二个连接端与第18开关/电容组合模块22018中的第三开关S18C的第二个连接端相连；第18开关/电容组合模块22018中的第二开关S18B的第二连接端与所述基准电压输出端VBG2相连。
[0031]为了便于理解本发明，以下具体介绍图2中的带隙基准电压电路的工作过程。
[0032]首先介绍图2中的带隙基准电压产生单元的工作原理，由于该所述带隙基准电压产生单元包括第一电阻R1、第二电阻R2和第三电阻R3，第一双极型晶体管Ql和第二双极型晶体管Q2，以及运算放大器0P，其结构与图1所示的传统带隙基准电压电路相同，因此，该带隙基准电压产生单元产生的输出电压VBGl = VN+VR1 = Vbe2-Vos+[(Vbe2-Vbel)-Vos].R1/R3 = (Vbe2-Vbel).Rl/R3+Vbe2-(R1/R3+1).Vos, (I)
[0033]Vos = VP-VN, (2)
[0034]其中，Vbe2为第二双极型晶体管Q2的基极-发射极电压，Vbel为第一双极型晶体管Ql的基极-发射极电压，Rl为第一电阻Rl的电阻值，R2为第二电阻R2的电阻值，R3为第三电阻R3的电阻值，Vos为运算放大器OP的输入失调电压，VP为运算放大器OP的正相输入端电压，VN为运算放大器OP的负相输入端电压，可见，输入失调电压Vos引起的误差为-(R1/R3+1).Vos。
[0035]接着介绍图2中的所述误差补偿单元220的工作原理。
[0036]具体为，当第一时钟信号CKA为第一电平，第二时钟信号CKB为第二电平时，第一
时钟信号CKA控制开关S1A、开关S1D、开关S2A、开关S2D、......、开关S18A、S18D导通，第
二时钟信号CKB控制开关S1B、开关S1C、开关S2B、开关S2C、……、开关S18B、S18C关断，运算放大器OP的输入失调电压Vos都存储到补偿电容C1、C2、……、C18上，每个电容上的电压都等于VosjP VCl = VC2 =…=VC18 = Vos，其中VCl为补偿电容Cl的电压，VC2为补偿电容C2的电压，一VClS为补偿电容C18的电压，也可以说，当第一时钟信号CKA为第一电平，第二时钟信号CKB为第二电平时，所述误差补偿单元220采样运算放大器OP的输入失调电压Vos。
[0037]接着，当第一时钟信号CKA为第二电平，第二时钟信号CKB为第一电平时，第一时钟信号CKA控制开关S1A、开关S1D、开关S2A、开关S2D、……、开关S18A、S18D关断，第二时钟信号CKB控制开关S1B、开关S1C，开关S2B、开关S2C，……、开关S18B、S18C导通，补偿电容C1、C2、……、C18串联于基准电压输出端VBG2和运算放大器OP的输出端VBGl之间，此时产生的带隙基准电压 VBG2 = VBG1+VC1+VC2+...+VC18 = VBG1+18.Vos, (3)
[0038]结合公式(I)和(3)可知，
[0039]VBG2 = (Vbe2-Vbel).Rl/R3+Vbe2-(R1/R3+1).Vos+18.Vos, (4)
[0040]若所述误差补偿单元220包括η个开关/电容组合模块，则
[0041]VBG2 = (Vbe2-Vbel).Rl/R3+Vbe2-(R1/R3+1).Vos+nVos, (5)
[0042]也可以说，当第一时钟信号CKA为第一电平，第二时钟信号CKB为第二电平时，所述误差补偿单元220基于采样到的输入失调电压Nos产生误差补偿电压nVos，若设计误差补偿电压nVos可以补偿掉输入失调电压Vos引起的误差-(R1/R3+1).Vos,即-(R1/R3+1).Vos+nVos ^ O(6),
[0043]则VBG2 = VBGl = (Vbe2_Vbel).Rl/R3+Vbe2 (7)，
[0044]这样，只要第一电阻Rl和第三电阻R3采用相同类型电阻，其温度系数相同，从而使R1/R3不随温度变化，并且通过设计合适的R1/R3，就可以实现(Vbe2_Vbel).R1/R3的正温度系数部分和Vbe2的负温度系数部分相互补偿，从而实现温度系数较小的带隙基准电压 VBG2。
[0045]接着，当第一时钟信号CKA再次为第一电平，第二时钟信号CKB再次为第二电平
时，开关S1A、开关S1D、开关S2A、开关S2D、......、开关S18A、S18D导通，开关S1B、开关S1C、
开关S2B、开关S2C、......、开关S18B、S18C关断，稳压电容CBG使得基准电压输出端VBG2输出的电压维持不变。
[0046]以下具体介绍，如何确定所述误差补偿单元220中η的取值。
[0047]由上述内容可知，本发明中需要设计误差补偿单元220产生的误差补偿电压可以补偿掉输入失调电压Vos引起的误差，即-(R1/R3+1).Vos+nVos?O (6)；
[0048]且需要设计合适的R1/R3，实现(Vbe2_Vbel).R1/R3的正温度系数部分和Vbe2的负温度系数部分相互补偿，即
[0049]K2.R1/R3+K1 = O (8)，
[0050]其中，Kl为Vbe2的温度系数，K2为(Vbe2_Vbel)的温度系数，Rl为第一电阻Rl的电阻值，R2为第二电阻R2的电阻值。
[0051]而根据带隙电压产生原理，Vbe2的温度系数Kl近似为-1.5mV/0K，而(Vbe2_Vbel)的温度系数K2近似为+0.087mV/0K,结合公式(8)可知:
[0052]R1/R3 = (1.5mV/0K) / (+0.087mV/0K) = 17.24,
[0053]结合公式(6)可知:η?(R1/R3+1) = 18.24，
[0054]这样，η的实际取值为18 (如图2所示)，误差补偿单元220产生的补偿电压为18倍Vos，从而可以将大部分因运算放大器OP的输入失调产生的误差补偿掉。
[0055]综上所述，本发明中的带隙基准电压电路包括带隙基准电压产生单元、误差补偿单元220、稳压电容CBG和基准电压输出端VBG2，所述误差补偿单元220通过其内设置的开关和电容采样功率放大器OP的输入失调电压Vos以产生合适的补偿电压来补偿由于运算放大器OP的输入失调导致的误差，从而提高带隙基准电压电路输出的带隙基准电压VBG的精度。
[0056]本发明中的在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。
[0057]需要指出的是，熟悉该领域的技术人员对本发明的【具体实施方式】所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述【具体实施方式】。
【权利要求】
1.一种带隙基准电压电路，其特征在于，其包括带隙基准电压产生单元、误差补偿单元、稳压电容和基准电压输出端， 所述稳压电容的一端与基准电压输出端相连，另一端与接地端相连； 所述带隙基准电压产生单元包括第一电阻、第二电阻和第三电阻，第一双极型晶体管和第二双极型晶体管，以及运算放大器，第一电阻、第三电阻和第一双极型晶体管依次串联于所述运算放大器的输出端与接地端之间；第二电阻和第二双极型晶体管依次串联于所述运算放大器的输出端与接地端之间；运算放大器的第一输入端与第一电阻和第三电阻之间的连接节点相连，其第二输入端与第二电阻和第二双极型晶体管之间的连接节点相连；第一双极型晶体管的基极与其集电极相连，第二双极型晶体管的基极与其集电极相连， 所述误差补偿单元包括η个开关/电容组合模块， 每个开关/电容组合模块都包括第一开关、第二开关、第三开关、第四开关和补偿电容，第一开关、补偿电容和第四开关依次串联于运算放大器的第二输入端与第一输入端之间，第二开关的第一个连接端与第一开关和补偿电容之间的连接节点相连，第三开关的第一个连接端与第四开关和补偿电容之间的连接节点相连；第N开关/电容组合模块中的第二开关的第二个连接端与其相邻的第Ν+1开关/电容组合模块中的第三开关的第二个连接端相连，且第I开关/电容组合模块中的第三开关的第二连接端与所述运算放大器的输出端相连，第η开关/电容组合模块中的第二开关的第二连接端与所述基准电压输出端相连，N为该开关/电容组合模块的序列数， 其中，I≤Ν< η，且N和η都为自然数。
2.根据权利要求1 所述的带隙基准电压电路，其特征在于，第一开关和第四开关的控制端都与第一时钟信号相连，第二开关和第三开关的控制端都与第二时钟信号相连， 当第一时钟信号控制η个第一开关和η个第四开关导通时，第二时钟信号控制η个第二开关和η个第三开关关断；当第一时钟信号控制η个第一开关和η个第四开关关断时，第二时钟信号控制η个第二开关和η个第三开关导通。
3.根据权利要求2所述的带隙基准电压电路，其特征在于， 所述第一时钟控制信号与第二时钟信号反向， 所述第一输入端为负相输出端，所述第二输入端为正相输出端。
4.根据权利要求2所述的带隙基准电压电路，其特征在于，所述第一双极型晶体管和第二双极型晶体管为PNP双极型晶体管， 第一双极型晶体管的射极与所述第三电阻的一端相连，其集电极与接地端相连；第二双极型晶体管的射极与所述第二电阻的一端相连，其集电极与接地端相连。
5.根据权利要求2所述的带隙基准电压电路，其特征在于，所述第一双极型晶体管和第二双极型晶体管为NPN双极型晶体管， 第一双极型晶体管的集电极与所述第三电阻的一端相连，其射极与接地端相连；第二双极型晶体管的射极与所述第二电阻的一端相连，其集电极与接地端相连。
6.根据权利要求3所述的带隙基准电压电路，其特征在于，第一电阻和第三电阻为相同类型电阻，且温度系数相同。
7.根据权利要求6所述的带隙基准电压电路，其特征在于，
VBG2 = (Vbe2-Vbel).Rl/R3+Vbe2-(R1/R3+1).Vos+nVos,Vos = VP-VN,根据Vbe2的温度系数Kl，(Vbe2-Vbel)的温度系数K2，R1/R3以及Vos确定η的值，其中，Vbe2为第二双极型晶体管Q2的基极-发射极电压，Vbel为第一双极型晶体管Ql的基极-发射极电压，Rl为第一电阻的电阻值，R3为第三电阻的电阻值，Vos为所述运算放大器的输入失调电压，VP为运算放大器的正相输入端电压，VN为运算放大器的负相输入端电压，VBG2为所述基准电压输出端输出的电压值。
8.根据权利要求7所述的带隙基准电压电路，其特征在于，
由 K2.R1/R3+K1 = 0，求取 R1/R3, 将求取的R1/R3代入 -(R1/R3+1).Vos+nVos = 0，求取 η。
9.根据权利要求7所述的带隙基准电压电路，其特征在于，所述η的取值为18。
【文档编号】G05F1/56GK103970173SQ201410206899
【公开日】2014年8月6日 申请日期:2014年5月15日 优先权日:2014年5月15日
【发明者】王钊 申请人:无锡中星微电子有限公司