至少部分地由晶片制成并且包括至少一个复制的集成电路的至少一个管芯的制作方法

至少部分地由晶片制成并且包括至少一个复制的集成电路的至少一个管芯的制作方法
【专利摘要】本发明的实施例可以包括至少部分地由晶片制成的至少一个管芯，并且所述至少一个管芯可以包括至少一个集成电路和/或至少另一集成电路。这些集成电路可以是彼此相互的复制，并且可以包括相应的核心块和附加块。每个相应的核心块可以具有相关联的相应性能。在所述晶片中形成时，所述相应的附加块可以耦合在一起，以便使所述相应的核心块的所述相关联的相应性能能够在功能上进行组合，以相对于单独考虑的每个所述相关联的相应性能而提供增强的性能，并且还以便使所述集成电路能够作为统一的器件而与外部接口。所述晶片能够被分成相应的管芯，所述相应的管芯包括相应的所述集成电路，以使所述集成电路包括相应的外部接口。
【专利说明】至少部分地由晶片制成并且包括至少一个复制的集成电路 的至少一个管芯

【技术领域】
[0001] 本公开内容涉及至少部分地由晶片制成、并且包括至少一个复制的集成电路的至 少一个管芯。

【背景技术】
[0002] 在一种用于制造输入/输出（I/O).端口控制器电路的传统技术中，在衬底上形成 了多个多端口（例如，双端口）控制器。为了提供可W投入使用的控制器的增强的灵活性， 每个双端口控制器包括烙丝，该烙丝可W用于永久禁用与双端口控制器中的端口的其中之 一（W及其它电路）相关联的所有电路，W使双端口控制器用作单端口控制器。可W很容 易地领会到，该浪费了双端口控制器中的每个双端口控制器的大量的电路，并且抬高了提 供单端口解决方案的成本。
[0003] 为解决该问题而提出的一种传统的尝试包括将两个单端口控制器管芯安装在单 个多芯片封装（MCP)中。该可能使封装成本增至不可接受的程度。另外，由于潜在的根源 上的复杂通信问题，控制器不可W用于外围部件互连（PCI)高速（PCI-e)主机环境中所部 署的网络接口控制器卡。

【专利附图】

【附图说明】
[0004] 在继续说明W下【具体实施方式】并且参考附图后，实施例的特征和优点将变得显而 易见，其中相似的附图标记描绘相似的部件，并且其中：
[0005] 图1示出了实施例中的晶片。
[0006] 图2示出了实施例中的特征。
[0007] 图3示出了系统实施例。
[0008] 虽然将参考说明性实施例来继续说明W下【具体实施方式】，但是实施例的许多替代 物、修改和变化对于本领域技术人员来说是显而易见的。因此，本发明旨在从宽泛的角度来 看所要求保护的主题内容。

【具体实施方式】
[0009] 图1示出了实施例中的晶片100。在该实施例中，晶片可W是或可W包括一个或多 个衬底的一个或多个部分，所述衬底例如是半导体衬底，其可W (1)至少部分地包括一个 或多个微电子器件、集成电路、路径和/或迹线，和/或（2)该半导体衬底上和/或中可W 至少部分地形成和/或制成一个或多个微电子器件、集成电路、路径和/或迹线。在该实施 例中，集成电路和/或微电子器件可W是或可W包括至少部分地在一个或多个衬底和/或 管芯中和/或上形成和/或制成的一个或多个电路。在该实施例中，一个或多个（并且在 该实施例中，多个）管芯102A…102NU03A可W至少部分地由晶片100制成。例如，在该实 施例中，一个或多个管芯102A…102N、103A可W至少部分地形成在晶片100中和/或上，并 且此后，可W通过使用适合的方式（例如，银开、蚀刻、抽取等）来至少部分地从晶片中或上 的至少某些其它管芯中分开和/或分割出来。在该实施例中，管芯可W是或可W包括晶片 的一个或多个部分，和/或可W是单个集成电路芯片和/或微电子器件或可W被包括在单 个集成电路芯片和/或微电子器件中。
[0010] 在该实施例中，一个或多个管芯102A…102NU03A可W是或可W包括彼此相应的 复制。该些管芯102A…102NU03A中的每个管芯可W包括形成在相应管芯上的多个相应 的集成电路。该些相应的集成电路可W是彼此相应的复制。例如，管芯102A可W包括管芯 104AU04B ;管芯103A可W包括管芯105AU05B ;管芯102B可W包括106AU06B ;并且管芯 102N可W包括管芯108A、108B。该些管芯104A、104B、105A、105B、106A、10她和/或108A、 108B可W包括相应的、复制的集成电路。
[0011] 在该实施例中，如果第一实体是、包括和/或表现为第二实体的物理和/或功能布 局、特性、性能、功能、特征和/或部件，则第一实体可W是或可W包括第二实体的复制。即 使第一实体与第二实体并非彼此精确的物理复制，但是第一实体可W是或可W包括第二实 体的复制，只要相应复制的布局、特性、性能、功能、特征和/或部件之间的差异不会导致相 应的物理布局、特性、性能、功能、特征和/或部件的相应用途的重大失效。例如，如果结合 该实施例使用了某些类型的封装（例如，QFN(方形扁平无引脚）封装），则相互的复制之间 的至少某些特征（例如，焊盘/引脚/迹线位置、表面安装考虑因素、器件结构/几何形状、 对称性等）可W不同，W适应该种封装设计的考虑因素。
[0012] 如图2中所示，管芯102A包括可W包括集成电路202A、202B的管芯104AU04B。 集成电路202A、202B可W是或可W包括彼此相互的复制。因此，例如，一个或多个集成电路 202A可W是或可W包括一个或多个集成电路202B的一个或多个复制。
[0013] 集成电路202A、202B可W包括相应的核也块204A、204B和相应的附加块206A、 206B。在该实施例中，相应的核也块204A、204B中的每个核也块可W具有和/或能够至少 部分地实现相关联的相应性能。例如，在该实施例中，相应的核也块204A、204B可W是或可 W包括相应的I/O端口控制器电路核也块，所述相应的I/O端口控制器电路核也块的相应 的相关联性能可W包括相应的最大端口带宽和/或端口数量。例如，相应的核也块204A、 204B均可W具有每砂1千兆比特的相应的最大端口带宽和/或可W实现相应的N(例如，单 个）W太网协议端口。该W太网协议可W遵循2008年12月26日的电气及电子工程师协 会（IEE巧标准802. 3-2008和/或与其兼容。当然，在不脱离该实施例的情况下可W使用 许多不同的、附加的和/或其它协议。
[0014] 为了使相应的核也块204A、204B具有和/或能够至少部分地实现该种相应性能， 相应的核也块204A、204B可W包括相应的电路。例如，核也块204A可W包括可W禪合到附 加块206A的PCI-e接口电路210A。核也块204A还可W (经由块206A)禪合到包括在核也 块204A中的主机接口电路212A。DMA、队列和协议卸载处理电路214A可W禪合到电路212A 并且禪合到介质访问控制（MAC)和物理层电路216A。操作时，PCI-e接口电路210A可W向 PCI高速⑩互连协议链路230A提供接口，所述PCI高速⑩互连协议链路可W遵循2010年 11月18日的PCI-SIG PCIe基础3.0规范和/或与其兼容。所述接口可W允许W该种方式 与主机接口 212A、电路214A和/或电路216A交换数据和/或命令，W便使主机接口 212A、 电路214A和/或电路216能够W遵循前述W太网协议和/或与其兼容的方式运行。
[0015] 核也块204B可W包括能够至少部分地执行可能与电路210A、212A、214A和/或 216A的上述功能类似的功能的电路。例如，电路210B、212B、214B和/或21她能够至少部 分地执行可能与电路210A、212A、214A和/或216A的上述功能相似或相同的相应的功能。 然而，如下所述，PCI-e接口电路210A、210B和/或附加块206A、206B的相应的功能可W不 同，该至少部分地取决于相应的附加块206A、206B是否禪合在一起、或块206A、206B (和/ 或管芯104AU04B)是否彼此电气地和/或物理地解禪合。
[0016] 例如，在晶片100中形成时，沿单独的行或列的相邻连续管芯的相应组的相应的 附加块可W相互禪合在一起。例如，如图1中所示，取决于晶片100的特定实施方式，沿相 应的行R1、R2和/或RN、或替代地沿相应的列C1、C2、C3和/或CN的管芯的相应的相互连 续的对（或较大的组）中的相应的附加块可W相互禪合在一起。如将要详细描述的内容， 相应的附加块可W包括胶合逻辑和/或可W使由相应的集成电路的相应的附加块禪合在 一起的相应的集成电路能够在一种或多种主/从关系中共同运行的其它电路，所述一种或 多种主/从关系可W使（1)该些相应的集成电路的相应的核也块的相关联的相应性能能够 在功能上进行组合，W相对于单独考虑的每个相应的核也块的相关联的相应性能而提供增 强的性能，和/或W便使（2)相应的集成电路能够经由单个操作主外部主机互连接口作为 单个统一的器件（例如，单个W太网和/或I/O端口控制器）而与外部接口（例如，在主机 中和/或通过主机与外部接口）。然而，如果相应的集成电路中的相应的附加块彼此物理地 和/或电气地解禪合，则相应的集成电路不能该样一起运行。如果存在该种解禪合，则解禪 合的集成电路可W包括相应的操作外部主机互连接口，并且解禪合的集成电路的相应的核 也块的相应性能不能该样在功能上进行组合。
[0017] 因此，回到图2,在晶片100中形成时，相应的附加块206A、206B可W禪合在一起， W便使（1)相应的核也块204A、204B的相关联的相应性能能够在功能上进行组合，W相对 于单独考虑的每个相关联的相应性能而提供增强的性能，和/或W便使（2)集成电路202A、 202B能够经由单个操作主外部主机互连接口 210A作为单个统一的器件（例如，单个W太网 和/或I/O端口控制器）而与外部接口（例如，在可W包括管芯102A的主机中和/或通过 该主机与外部接口）。然而，晶片100还可能能够物理地和/或电气地分成相应的管芯，W 使管芯104A、104B和/或其相应的集成电路202A、202B可W彼此相互物理地和/或电气地 分开和/或解禪合。如果集成电路202A、202B被该样分开，则集成电路202A、202B可W包 括相应的操作外部主机互连接口 210A、210B，和/或相应的核也块204A、204B可W是单独的 器件（例如，单独的相应的W太网和/或I/O端口控制器，而不是处于主/从关系中）。
[0018] 例如，相应的附加块206A、20她可W包括相应的复用器/PCI-e桥电路218A、218B 和/或仲裁电路220A、220B，所述仲裁电路220A、220B可W经由一个或多个射线分布层（ray distribution layer)(和/或其它）互连线250至少部分地禪合在一起（例如，如晶片100 中所形成的）。当该样禪合在一起时，电路218A、218B、220A、220B和/或206A、20她可W使 集成电路202A、202B W主/从关系运行，其中一个或多个集成电路202B可W至少部分地作 为一个或多个集成电路202A的一个或多个从设备而运行。在该主/从关系中，电路218A、 218B、220A、220B和/或206A、20她可W使主机接口电路212A和212B能够经由PCI-e接口 电路2104和/或其单个相关联的链路2304进行通信，但是可^防止主机接口2128与？(：1-6 接口电路210B通信和/或经由PCI-e接口电路210B进行通信。作为结果，可W经由单个 操作主外部主机互连接口 210A来将集成电路202A、202B至少部分地作为单个统一的器件 (例如，单个可寻址W太网和/或I/O端口控制器）而与外部接口（例如，在可W包括管芯 102A的主机中和/或通过该主机与外部接口）。同样作为结果，可W使相应的核也块204A、 204B的相关联的相应性能至少部分地在功能上进行组合，W相对于单独考虑的每个相关联 的相应性能而提供增强的性能。例如，产生的单个W太网和/或I/O端口控制器可W呈现 如下性能作为所述增强的性能：（1)作为核也块204A、204B的相应的单独的最大带宽之和 (例如，两倍）的最大带宽，和/或（2)作为核也块204A、204B中的每个核也块在单独考虑 时可W实现的端口数目的增加的端口数目（例如，2N或两倍）。
[001引在该主/从关系中，附加块206A、206B (例如，电路218A、218B中的仲裁电路220A、 220B和/或复用器电路）可W至少部分地对集成电路202A、202B的相应的部件相应地访问 存储器（例如，外部闪存存储器或图3中所示的其它存储器71)进行仲裁。另外，在该主/ 从关系中，集成电路202A、202B中的附加块206A、206B (和/或其它未示出的部件）可W允 许经由单个组（未示出）的管理总线链路和/或线来执行各种管理相关的功能。此外，在 该主/从关系中，在操作时，相较于可W在附加块206A、206B解禪合时为相应的接口 210A、 210B而生效的相对较低的时钟速率而言，统一的外部PCI-e接口 210A可W具有相对较高的 时钟速率（例如，是所述相对较低的时钟速率的两倍）。
[0020] 相反，如果主/从关系在集成电路202A、202B之间不生效（例如，集成电路202A、 202B和/或管芯104AU04B已经与彼此和晶片中的其它管芯物理地和/或电气地解禪合， 由此断开了 一个或多个线250)，则集成电路202A、202B中的每个集成电路和/或核也块 204A、204B中的每个核也块可W至少部分地用作可W经由相应的PCI-e接口 210A、210B来 进行接口和/或访问的相应的单独的N端口控制器。在该种情况下，相应的PCI-e接口 210A、210B可W禪合到相应的PCI-e链路230A、230B和/或可W经由相应的PCI-e链路 230A、230B 来访问。
[0021] 如先前所提到的，在不脱离该实施例的情况下，取决于晶片100的特定实施方式 和/或将晶片100银开W将其管芯分开的方式，可W将任何数量的相应的集成电路和/或 附加块禪合在一起。例如，图3示出了系统实施例300。系统300可W在单个统一的管芯 70中包括管芯102A和103A。也就是说，在该系统实施例300中，可W将晶片100分开W制 成可W包括管芯102A和103A的管芯70。管芯102A可W包括集成电路202A、202B。管芯 103A可W包括集成电路80A、80B。该些集成电路2024、2028、804、808中的每个管芯可^是 其它集成电路中的每个集成电路的相应的复制。集成电路202A、202B、80A、80B的相应的附 加块可W禪合在一起，W便使它们能够W主/ (多）从关系运行，其中集成电路202A可W 是主设备，并且剩余的集成电路202B、80A、80B可W是其从设备。像该样，集成电路202A、 202B、80A、80B可W用作单个统一的W太网端口控制器，其可W具有单独的相应的集成电路 中的任何集成电路（例如，单独使用）的4倍的带宽和4倍的端口数量（例如，4脚。该单 个统一的W太网端口控制器可W经由单个外部主机PCI-e接口（例如，接口 210A)来进行 接口和/或访问（例如，由主机处理器12和/或主机10中的芯片集15)。
[0022] 在该系统实施例中，管芯70可W是可W包括（例如，安装）在网络和/或I/O控 制器电路卡50中所包括的单个陶瓷、塑料和/或树脂/环氧封装60中的单个集成电路芯 片。在主机10中，电路卡50可W禪合（例如，经PCI-e链路230A)到可W包括主机处理器 12和/或芯片集15的电路板30。电路卡50还可W至少部分地包括存储器71。替代地或 此外，电路板30可W至少部分地包括存储器71。
[0023] 该系统实施例300的单个统一的W太网端口控制器可W经由网络通信链路51而 W通信方式禪合到一个或多个主机20。该可W使主机10能够经由链路51而与一个或多个 主机20交换一个或多个数据包53。
[0024] 在该实施例中，如果第一实体能够向第二实体发送或从第二实体接收一个或多个 命令和/或数据，则第一实体可W " W通信方式禪合"到第二实体。在该实施例中，数据和 信息可W互换使用，并且可W是或可W包括一个或多个命令（例如一个或多个程序指令）， 和/或一个或多个该种命令可W是或可W包括数据和/或信息。同样在该实施例中，指令 可W包括数据和/或一个或多个命令。在该实施例中，数据可W是或可W包括一个或多个 符号和/或值。
[0025] 在该实施例中，例如，"电路"可W单独地包括模拟电路、数字电路、硬连线电路、可 编程电路、协处理器电路、状态机电路和/或可W包括可W由可编程电路执行的程序指令 的存储器，或者可W包括上述电路的任意组合。同样在该实施例中，处理器、主机处理器、中 央处理单元、处理器核也、核也和控制器均可W包括能够至少部分地执行一个或多个算术 和/或逻辑操作、和/或能够至少部分地执行一个或多个指令的相应的电路。尽管附图中 未示出，但是主机10和/或20均可W包括至少一个图形用户接口系统，所述图形用户接口 系统可W包括例如可W使人类用户能够向主机10和/或20、系统300和/或它们的一个或 多个部件输入指令并且监视主机10和/或20、系统300和/或它们的一个或多个部件的操 作的相应的键盘、指向设备和显示系统。
[0026] 在该实施例中，存储器可W包括W下类型的存储器中的一种或多种存储器；半导 体固件存储器、可编程存储器、非易失性存储器、只读存储器电可编程存储器、随机存取存 储器、闪存存储器、磁盘存储器、光盘存储器和/或其它或后期开发的计算机可读和/或可 写存储器。在该实施例中，实体的一部分或子集可W包括所有实体的全部或一部分。在该 实施例中，集合可W包括一个或多个要素。
[0027] 回到图1，在该实施例中，一个或多个制造器件150可W至少部分地制造和/或制 成晶片100和/或可W由晶片100制成的一个或多个管芯102A…102NU03A。例如，在该 实施例中，可W将信息（例如，包含指令、数据和/或其它信息）至少部分地编码在可W至 少部分地由一个或多个器件150访问的计算机可读（例如，磁带输出（tape-out))存储器 152中。在该样进行访问时，该可W使一个或多个器件150执行可W至少部分地制造和/或 制成晶片100和/或一个或多个管芯102A…102NU03A的操作。此外或替代地，该些操作 还可W至少部分地产生图3中所示的封装60、电路卡50和/或管芯70。
[0028] 因此，实施例可W包括（1)至少部分地由晶片制成的至少一个管芯，（2)可W用于 制成晶片、至少一个管芯、包括至少一个管芯和/或晶片的割装的存储器，（3)晶片自身，和 /或（4)制成至少一个管芯和/或晶片的方法。至少一个管芯可W包括至少一个集成电路 和/或至少一个其它集成电路。该些集成电路可W是彼此相互的复制，并且可W包括相应 的核也和附加块。每个相应的核也块可W具有相关联的相应性能。在晶片中形成时，相应 的附加块可W禪合在一起，W便使相应的核也块的相关联的相应性能能够在功能上进行组 合，W相对于单独考虑的每个相关联的相应性能而提供增强的性能，并且还W便使集成电 路能够作为统一的器件而与外部接口。可W将晶片分成包括相应的集成电路的相应的管 芯，W使集成电路包括相应的外部接口。
[0029] 因此，在实施例中，通过将集成电路分开或不将其分开，可W使集成电路用作单个 统一的器件操作（并且作为结果来提供增强的性能）、或单独地运行（并且由此而不提供增 强的性能）。可能有利的是，该使得该实施例能够根据投入使用的集成电路来提供增强的灵 活性，而不过多地浪费大量的电路，并且不会过分地抬高提供多个投入使用的集成电路的 成本。还可能有利的是，在该实施例中，该些集成电路可W包括在单个封装中可W包括的单 个集成电路芯片中，由此避免了使用MCP。该可W使该实施例能够提供减小的封装成本，并 且可W使该实施例能够用于将要在PCI-e主机环境中部署的网络接口控制器卡中。还可能 有利的是，相较于其它类型的互连，射线分布线250可W对腐蚀表现出降低的敏感性。
[0030] 许多修改都是可行的。例如，实施例可能有利地与除了端口和/或I/O控制器之 外的电路和/或器件结合使用。同样，例如，在集成电路202A、202B要用于母板上的局域网 (LAN) (LOM)解决方案中的单个统一的器件中的环境中，附加块206A、206B可W使PCI-e接 口 210A、210B能够同时运行。此外或替代地，附加块206A、20她可能能够将外部时钟信号 路由到集成电路202A、202B的部件。此外或替代地，如果仅单独运行集成电路202A、202B， 则主PCI-e接口 210A (和/或从PCI-e接口 210B)可W包括的数据通道的数量是一般可W 包括的数量通道的数量的两倍。替代地或此外，可W经由封装60来至少部分地实现集成电 路202A、202B之间的互连。此外或替代地，可W银开晶片100 W制成两种异质器件（例如， 一个或多个N端口控制器W及一个或多个2N端口控制器等），或者相反地，可W银开晶片 100 W仅制成同质器件（例如，全都是N端口或2N端口控制器）。
[0031] 此外或替代地，假如采用倒装芯片管芯，则可W将焊盘设置在管芯表面上的期望 的位置/区域。相反地，然而，如果采用QFN封装，并且复制的集成电路202A、202B要用作 2N端口控制器，则不能沿管芯104A、104B的内部结合侧（例如，集成电路202A、202B之间） 设置功能焊盘。作为替代，在该QFN 2N端口控制器结构中，可W沿管芯102A的外圆周区域 设置用于统一的器件的所有功能焊盘。同样在该结构中，集成电路202A、202B和/或其相 应的相关联的焊盘可W首尾相接地设置，或者替代地，可W将集成电路202A、202B和/或其 相应的相关联的焊盘设置为管芯102A中的彼此的镜像反射。
[0032] 在不脱离该实施例的情况下，许多其它的和/或附加的修改、变化和/或替代物都 是可行的。因此，该实施例大体上应该被视为包含所有该些替代物、修改和变化。
【权利要求】
1. 一种装置，包括： 至少一个管芯，其至少部分地由晶片制成，所述至少一个管芯包括至少一个集成电路 和至少一个其它集成电路的至少其中之一； 所述至少一个集成电路是所述至少一个其它集成电路的至少一个复制，所述集成电路 包括相应的核心块和相应的附加块，每个相应的核心块具有相关联的相应性能； 当在所述晶片中形成时，所述集成电路的所述相应的附加块耦合在一起，以便使所述 相应的核心块的所述相关联的相应性能能够在功能上进行组合，以相对于单独考虑的每个 所述相关联的相应性能而提供增强的性能，并且还以便使所述集成电路能够作为统一的器 件与外部接口；以及 所述晶片能够被分成相应的管芯，所述相应的管芯包括相应的所述集成电路，以使所 述集成电路包括相应的外部接口。
2. 根据权利要求1所述的装置，其中： 所述至少一个管芯包括所述相应的管芯； 所述相应的外部接口包括相应的外围部件互连（PCI)高速（PCI-e)接口；并且 所述相应的附加块包括相应的PCI-e桥电路，在所述PCI-e桥电路被耦合时，所述 PCI-e桥电路使所述集成电路能够经由单个PCI-e链路来作为所述统一的器件进行接口。
3. 根据权利要求1所述的装置，其中： 所述相应的核心块包括相应的端口控制器电路； 所述相关联的相应性能包括相应的最大带宽； 所述增强的性能包括所述相应的最大带宽之和； 所述相应的附加块使所述至少一个集成电路能够至少部分地作为所述至少一个其它 集成电路的从设备。
4. 根据权利要求1所述的装置，其中： 所述至少一个管芯包括单个管芯，所述单个管芯包括所述至少一个集成电路和所述至 少一个其它集成电路二者； 所述相应的附加块包括仲裁电路，用以对访问存储器进行仲裁； 所述相应的附加块包括复用器电路，用以至少部分地使所述至少一个集成电路能够从 属于所述至少一个其它集成电路，从而至少用于提供统一的外部接口，以使所述集成电路 能够作为所述统一的器件与外部接口；并且 所述相应的附加块经由一个或多个射线分布层互连线而至少部分地耦合在一起。
5. 根据权利要求4所述的装置，其中： 与所述相应的外部接口的相对较低的时钟速率相比，所述统一的外部接口具有相对较 高的时钟速率； 所述至少一个集成电路和所述至少一个其它集成电路均包括相应的多个集成电路；并 且 所述相应的多个集成电路中的每个集成电路是所述至少一个集成电路的相应复制。
6. 根据权利要求1所述的装置，还包括： 包括所述至少一个管芯的封装； 包括所述封装的电路卡； 耦合到所述电路卡的电路板；以及 至少一个管芯是单个管芯。
7. -种方法，包括： 至少部分地由晶片制成至少一个管芯，所述至少一个管芯包括至少一个集成电路和至 少一个其它集成电路的至少其中之一； 所述至少一个集成电路是所述至少一个其它集成电路的至少一个复制，所述集成电路 包括相应的核心块和相应的附加块，每个相应的核心块具有相关联的相应性能； 当在所述晶片中形成时，所述集成电路的所述相应的附加块耦合在一起，以便使所述 相应的核心块的所述相关联的相应性能能够在功能上进行组合，以相对于单独考虑的每个 所述相关联的相应性能而提供增强的性能，并且还以便使所述集成电路能够作为统一的器 件与外部接口；并且 所述晶片能够被分成相应的管芯，所述相应的管芯包括相应的所述集成电路，以使所 述集成电路包括相应的外部接口。
8. 根据权利要求7所述的方法，其中： 所述至少一个管芯包括所述相应的管芯； 所述相应的外部接口包括相应的外围部件互连（PCI)高速（PCI-e)接口；并且 所述相应的附加块包括相应的PCI-e桥电路，在所述PCI-e桥电路被耦合时，所述 PCI-e桥电路使所述集成电路能够经由单个PCI-e链路来作为所述统一的器件进行接口。
9. 根据权利要求7所述的方法，其中： 所述相应的核心块包括相应的端口控制器电路； 所述相关联的相应性能包括相应的最大带宽； 所述增强的性能包括所述相应的最大带宽之和； 所述相应的附加块使所述至少一个集成电路能够至少部分地作为所述至少一个其它 集成电路的从设备。
10. 根据权利要求7所述的方法，其中： 所述至少一个管芯包括单个管芯，所述单个管芯包括所述至少一个集成电路和所述至 少一个其它集成电路二者； 所述相应的附加块包括仲裁电路，用以对访问存储器进行仲裁； 所述相应的附加块包括复用器电路，用以至少部分地使所述至少一个集成电路能够从 属于所述至少一个其它集成电路，从而至少用于提供统一的外部接口，以使所述集成电路 能够作为所述统一的器件与外部接口；并且 所述相应的附加块经由一个或多个射线分布层互连线而至少部分地耦合在一起。
11. 根据权利要求10所述的方法，其中： 与所述相应的外部接口的相对较低的时钟速率相比，所述统一的外部接口具有相对较 高的时钟速率； 所述至少一个集成电路和所述至少一个其它集成电路均包括相应的多个集成电路；并 且 所述相应的多个集成电路中的每个集成电路是所述至少一个集成电路的相应复制。
12. 根据权利要求7所述的方法，其中： 封装包括所述至少一个管芯； 电路卡包括所述封装； 电路板耦合到所述电路卡；并且 至少一个管芯是单个管芯。
13. -种装置，包括： 晶片，由其制成至少一个管芯，当在所述晶片中形成所述至少一个管芯时，所述至少一 个管芯包括至少一个集成电路和至少一个其它集成电路的至少其中之一； 所述至少一个集成电路是所述至少一个其它集成电路的至少一个复制，所述集成电路 包括相应的核心块和相应的附加块，每个相应的核心块具有相关联的相应性能； 当在所述晶片中形成时，所述集成电路的所述相应的附加块耦合在一起，以便使所述 相应的核心块的所述相关联的相应性能能够在功能上进行组合，以相对于单独考虑的每个 所述相关联的相应性能而提供增强的性能，并且还以便使所述集成电路能够作为统一的器 件与外部接口；并且 所述晶片能够被分成相应的管芯，所述相应的管芯包括相应的所述集成电路，以使所 述集成电路包括相应的外部接口。
14. 根据权利要求13所述的装置，其中： 所述至少一个管芯包括所述相应的管芯； 所述相应的外部接口包括相应的外围部件互连（PCI)高速（PCI-e)接口；并且 所述相应的附加块包括相应的PCI-e桥电路，在所述PCI-e桥电路被耦合时，所述 PCI-e桥电路使所述集成电路能够经由单个PCI-e链路来作为所述统一的器件进行接口。
15. 根据权利要求13所述的装置，其中： 所述相应的核心块包括相应的端口控制器电路； 所述相关联的相应性能包括相应的最大带宽； 所述增强的性能包括所述相应的最大带宽之和； 所述相应的附加块使所述至少一个集成电路能够至少部分地作为所述至少一个其它 集成电路的从设备。
16. 根据权利要求13所述的装置，其中： 所述至少一个管芯包括单个管芯，所述单个管芯包括所述至少一个集成电路和所述至 少一个其它集成电路二者； 所述相应的附加块包括仲裁电路，用以对访问存储器进行仲裁； 所述相应的附加块包括复用器电路，以至少部分地使所述至少一个集成电路能够从属 于所述至少一个其它集成电路，从而至少用于提供统一的外部接口，以使所述集成电路能 够作为所述统一的器件与外部接口；并且 所述相应的附加块经由一个或多个射线分布层互连线而至少部分地耦合在一起。
17. 根据权利要求16所述的装置，其中： 与所述相应的外部接口的相对较低的时钟速率相比，所述统一的外部接口具有相对较 高的时钟速率； 所述至少一个集成电路和所述至少一个其它集成电路均包括相应的多个集成电路；并 且 所述相应的多个集成电路中的每个集成电路是所述至少一个集成电路的相应复制。
【文档编号】G06F13/14GK104321714SQ201280071507
【公开日】2015年1月28日 申请日期:2012年3月16日 优先权日:2012年3月16日
【发明者】Y·纳乌里 申请人:英特尔公司