基于应用存储器的fpga芯片配置结构和配置方法
【技术领域】
[0001]本发明涉及现场可编程逻辑门阵列(Field Programmable Gate Array, FPGA)的芯片配置结构，尤其涉及可以实现快速重配置的基于应用存储器的FPGA芯片配置结构和配置方法。
【背景技术】
[0002]FPGA是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。尤其是它的可重配置性，用户通过下载不同的配置文件可以使其执行不同的功能。因此，FPGA常被使用在需要根据情况改变功能的嵌入式系统中，如软件无线电(Software DefinedRad1, SDR)系统、远程传感器(Remote Sensors, RS)系统等。但是对于性能要求苛刻的嵌入式系统，如实时性嵌入式系统，需要系统响应满足严格的时序约束。这些时序约束通常是以毫秒和微秒为单位计算。传统的FPGA的配置结构如图1所示，其配置和重配置的流程示意图如图2所示。FPGA在上电后到正确执行功能需要经历三个主要过程:上电检测和初始化、初始比特流文件下、启动配置过程(startup)。其中启动配置过程是所有配置链接收解析后的内容并完成所有内容配置的过程。当FPGA在用户模式需要执行重配置切换功能时，用户需要下载完整的比特流文件和执行启动配置过程。在这过程中FPGA —直处于暂停工作的状态，直到启动配置过程结束，FPGA开始执行新的功能。传统FPGA的重配置是针对整个器件的，因此重配置的过程中下载的比特流文件和初始化比特流文件大小一样，是完整的比特流文件。随着用户需求的不断增高，FPGA所包含的硬件资源在不断的增大，相对应的比特流文件的大小也在增大，导致了 FPGA重配置所需的时间也在增长。因此，采用传统配置方式进行重配置的FPGA已越来越难满足实时性系统的时序要求。FPGA重配置时间过长已成为FPGA应用的一个制约因素，如何能加快FPGA重配置的过程一直是FPGA研究的一个热点。
[0003]为了加强FPGA的可重配置能力、减少FPGA重配置所需的时间。FPGA生产商Xilinx 和 Altera 分别在 2004 年和 2011 年提出了部分重构(Partial Reconfigurat1n,PR)的概念。PR技术的配置和重配置流程图如图3所示。和传统FPGA配置相比，PR技术在上电后到执行用户模式的过程一样，需要经历三个主要过程。PR技术最大的优势是在重配置的过程中，仅需要下载部分比特流文件(Partial Bitstream)去配置FPGA的动态区域，使FPGA动态的改变功能。FPGA的动态区域，即需要改变功能的区域，是用户可以根据设计来定义的，可以是一块区域，也可以使多块区域。和配置整个FPGA的比特流文件相比，部分比特流文件仅含有动态区域的配置数据，并且动态区域通常只是FPGA中的一部分区域，所以部分比特流文件比传统的完整比特流文件小很多，下载所需的时间也少很多。另一方面，PR技术不涉及全局时钟和输入/输出1/0等资源的配置，所以当部分比特流文件下载完成时，只需对局部的寄存器、查找表等进行启动配置，即可执行用户模式。所以在启动配置过程中，PR技术也比传统FPGA重配置要快。但是现有的PR技术只适用于具有公共功能的多个不同应用场合，只通过改变局部功能使FPGA实现多个不同应用的动态切换。因此PR重配置能力有一定局限性，并不能使FPGA彻底的改变所有功能。
【发明内容】
[0004]本发明的目的是针对现有技术的缺陷，提供了一种基于应用存储器的FPGA芯片配置结构和配置方法，通过加入多个应用存储器和多路复用器/解复用器，从而在多个应用存储器中能够分别存储不同应用的比特流配置信息，从而在FPGA配置或重配置过程时，只需选择相应的应用存储器把配置内容根据地址操作从应用存储器中读出并传送到对应的配置链完成启动配置即可。
[0005]在第一方面，本发明实施例提供了一种基于应用存储器的FPGA芯片配置结构，包括:
[0006]主控制器，所述主控制器接收外部串行发送的多组比特流文件，并对所述比特流文件依次进行解析，生成串行的多组比特流配置信息；
[0007]多路复用器，接收应用存储器选择信号和写信号，当所述写信号有效时，将当前一组比特流配置信息根据所述应用存储器选择信号发送给相应的应用存储器；
[0008]多个应用存储器，每个应用存储器接收并存储所述多路复用器根据所述应用存储器选择信号发送的相应的一组比特流配置信息；
[0009]多路解复用器，所述多路解复用器接收应用存储器选择信号和读信号，当所述读信号有效时，根据所述应用存储器选择信号从相应的应用存储器中读取存储的比特流配置信息，并发送至配置链组；
[0010]配置链组，包括多个配置链，所述多个配置链根据所述比特流配置信息同时启动配置。
[0011]优选的，所述每个应用存储器包括多个存储单元，所述多路复用器还接收存储单元选择信号，并根据所述存储单元选择信号将一组比特流配置信息中的部分发送给相应的存储单元；所述多路解复用器还接收存储单元选择信号，并根据所述存储单元选择信号从所述相应的应用存储器的相应存储单元中读取存储的比特流配置信息，并发送至配置链组。
[0012]优选的，所述结构还包括存储单元选择信号输入端口，外部发送的存储器选择信号通过所述存储器选择信号输入端口传送至所述多路复用器或多路解复用器。
[0013]优选的，所述结构还包括存储器选择信号输入端口，外部发送的存储器选择信号通过所述存储器选择信号输入端口传送至所述多路复用器或多路解复用器。
[0014]优选的，所述结构还包括读/写信号输入端口，外部发送的写信号通过所述读/写信号输入端口传送至所述多路复用器，或者外部发送新的读信号通过所述读/写信号输入端口传送至所述多路解复用器。
[0015]优选的，所述多个应用存储器均为单口存储器。
[0016]优选的，当多个配置链根据比特流配置信息配置完成后，FPGA芯片进入工作状态；在所述FPGA芯片处于工作状态，且当多路复用器接收到的写信号有效时，所述多路复用器将当前收到的一组比特流配置信息根据应用存储器选择信号发送给相应的应用存储器进行存储，并覆盖所述应用存储器中的比特流配置信息。
[0017]在第二方面，本发明实施例提供了一种基于应用存储器的FPGA芯片配置结构的配置方法，包括:
[0018]主控制器接收外部串行发送的多组比特流文件，并对所述比特流文件依次进行解析，生成串行的多组比特流配置信息；
[0019]多路复用器或多路解复用器接收应用存储器选择信号和读/写信号；
[0020]当所述写信号有效时，多路复用器根据当前的应用存储器选择信号将当前的比特流配置信息发送给相应的应用存储器进行存储；
[0021]当所述读信号有效时，多路解复用器根据当前的应用存储器选择信号从相应的应用存储器中读取存储的比特流配置信息，并发送给配置链组；
[0022]所述配置链组中的多个配置链根据所述比特流配置信息同时启动配置。
[0023]优选的，多路复用器接收存储单元选择信号，根据所述存储单元选择信号将相应的一组比特流配置信息发送给相应的存储单元；或者
[0024]多路解复用器接收存储单元选择信号，根据所述存储单元选择信号从所述相应的应用存储器的相应存储单元中读取存储的比特流配置信息，并发送至配置链组。
[0025]优选的，当多个配置链根据比特流配置信息配置完成后，FPGA芯片进入工作状态；在FPGA芯片处于工作状态，且接收到的写信号有效时，当前接收的一组比特流配置信息根据应用存储器选择信号发送给相应的应用存储器进行存储。
[0026]本发明实施例提供的基于应用存储器的FPGA芯片配置结构和配置方法，通过加入多个应用存储器和多路复用器/解复用器，从而实现在多个应用存储器中能够分别存储不同应用的比特流配置信息，从而在FPGA重配置过程时，只需选择相应的应用存储器把配置内容根据地址操作从应用存储器中读出并传送到对应的配置链完成启动配置，使得FPGA在重配置的过程中无需等待外部下载新的比特流文件，只需将应用存储器中的比特流配置信息读出，并且并行传输到多个配置链中，充分发挥了 FPGA具有多个配置链的并行配置结构特点的优势，极大地加快了重配置的速度，提高了配置效率。
【附图说明】
[0027]图1为现有技术提供的传统的FPGA的配置结构示意图；
[0028]图2为现有技术提供的传统的FPGA的配置和重配置的流程示意图；
[0029]图3为现有技术提供的基于PR技术的FPGA配置和重配置的流程示意图；
[0030]图4为本发明实施例提供的基于应用存储器的FPGA芯片配置结构示意图；
[0031]图5为本发明实施例提供的FPGA芯片配置结构中应