由于=个数据各不相同，无法输出正 确结果，所述异步随机静态存储器S模冗余控制器通过错误状态信号引脚化rorStatus返 回一个高电平，表示错误状态。
[0202] 图34为本发明异步随机静态存储器=模冗余控制器的写操作的内部信号时序示 意图。
[0203] 如图34所示，在所述异步随机静态存储器=模冗余控制器内部，所述写操作包括 如下步骤：
[0204] (1)外部微处理器开始写操作；所述微处理器通过第一写信号引脚1031输入低电 平有效的第一写信号肥L开始写操作，同时通过第一数据信号引脚1021输入第一数据信号 化taL，通过第一地址信号引脚1011输入第一地址信号AcMrL，而与读操作相关的第一读信 号犯L则为高电平。通过地址计算模块121将第一地址信号AcMrL进行计算，得到S个数 据备份区的地址；A(MrL、A(MrL+Offset和A(MrL+20ffset。此时，所述异步随机静态存储器 =模冗余控制器输出的写地址为AcMrL即开始写第一备份数据。
[0205] (2)写信号延时1到达；此时所述异步随机静态存储器S模冗余控制器输出的地 址将切换到AcMrL+Offset，即开始写第二备份数据。
[0206] (3)写信号延时2到达；此时所述异步随机静态存储器S模冗余控制器输出的地 址将切换到A(MrL+20ffset，即开始写第S备份数据。
[0207] (4)写信号延时3到达；此时所述异步随机静态存储器S模冗余控制器输出的地 址将切换到空操作地址OxFFFF，同时输出的第S写信号肥R1变为高电平，表示停止写操 作。
[020引 妨写信号结束；第一写信号肥L变为高电平，外部微处理器的写操作结束。
[0209]图35为本发明异步随机静态存储器=模冗余控制器的读操作无错误数据时的内 部信号时序示意图。
[0210] 如图35所示，在所述异步随机静态存储器=模冗余控制器内部，读操作无错误数 据时，所述读操作包括如下步骤：
[0211] (1)外部微处理器开始读操作；所述微处理器通过第一读信号引脚1041输入低 电平有效的第一读信号犯L开始读操作，同时通过第一地址信号引脚1011输入第一地 址信号AcMrL，而与写操作相关的第一写信号肥L则为高电平。通过地址计算模块121 将第一地址信号AcMrL进行计算，得到S个数据备份区的地址；AcMrL、AcMrL+Offset和 A(MrL+20ffset。此时，所述异步随机静态存储器S模冗余控制器输出的读地址为AcMrL，即 开始读第一备份数据。
[0212] (2)读信号延时1到达；此时所述异步随机静态存储器=模冗余控制器锁存第一 备份数据，并将输出的地址将切换到A(MrL+0ffset,即开始读第二备份数据。
[0213] (3)读信号延时2到达；此时所述异步随机静态存储器=模冗余控制器锁存第二 备份数据，并将输出的地址将切换到A(MrL+20ffset，即开
[0214] (4)读信号延时3到达；此时所述异步随机静态存储器=模冗余控制器锁存第= 备份数据，并将输出的地址将切换到空操作地址OxFFFF，同时输出的第二读信号犯R变为 高电平，表示停止读操作。由于读到的=个备份数据完全相同，此时多数表决模块181将输 出正确结果。
[0215] (5)读信号结束；输入的第一读信号犯L变为高电平，外部微处理器的读操作结 束。
[0216]图36为本发明异步随机静态存储器=模冗余控制器的读操作有一个错误数据时 的内部信号时序示意图。
[0217] 如图36所示，在所述异步随机静态存储器=模冗余控制器内部，读操作有一个错 误数据时，所述读操作包括如下步骤：
[021引 （1)外部微处理器开始读操作；所述微处理器通过第一读信号引脚1041输入低 电平有效的第一读信号犯L开始读操作，同时通过第一地址信号引脚1011输入第一地 址信号AcMrL，而与写操作相关的第一写信号肥L则为高电平。通过地址计算模块121 将第一地址信号AcMrL进行计算，得到S个数据备份区的地址；AcMrL、AcMrL+Offset和 A(MrL+20ffset。此时，所述异步随机静态存储器S模冗余控制器输出的读地址为AcMrL，即 开始读第一备份数据。
[0219] (2)读信号延时1到达；此时所述异步随机静态存储器=模冗余控制器锁存第一 备份数据，并将输出的地址将切换到AcMrL+Offset，即开始读第二备份数据。
[0220] (3)读信号延时2到达；此时所述异步随机静态存储器=模冗余控制器锁存第二 备份数据，并将输出的地址将切换到A(MrL+20ffset，即开始读第S备份数据。
[0221] (4)读信号延时3到达；此时所述异步随机静态存储器=模冗余控制器锁存第= 备份数据，同时输出的第二读信号犯R变为高电平，表示停止读操作。此处W第二备份数据 出错为例，由于读到的第一备份数据与第=备份数据相同，第二备份数据出错，此时多数表 决模块181将输出正确结果，并通过纠错时序模块183和纠错地址模块127重新输出第二 备份地址和正确结果来完成纠错操作。
[0222] (5)读信号结束；输入的第一读信号犯L变为高电平，外部微处理器的读操作结 束。
[0223]图37为本发明异步随机静态存储器=模冗余控制器的读操作=个数据各不相同 时的内部信号时序示意图。
[0224] 如图37所示，在所述异步随机静态存储器=模冗余控制器内部，读操作=个数据 各不相同时，所述读操作包括如下步骤：
[0225] (1)外部微处理器开始读操作；所述微处理器通过第一读信号引脚1041输入低 电平有效的第一读信号犯L开始读操作，同时通过第一地址信号引脚1011输入第一地 址信号AcMrL，而与写操作相关的第一写信号肥L则为高电平。通过地址计算模块121 将第一地址信号AcMrL进行计算，得到S个数据备份区的地址；AcMrL、AcMrL+Offset和 A(MrL+20ffset。此时，所述异步随机静态存储器S模冗余控制器输出的读地址为AcMrL，即 开始读第一备份数据。
[0226] (2)读信号延时1到达；此时所述异步随机静态存储器=模冗余控制器锁存第一 备份数据，并将输出的地址将切换到A(MrL+0ffset,即开始读第二备份数据。
[0227] (3)读信号延时2到达；此时所述异步随机静态存储器=模冗余控制器锁存第二 备份数据，并将输出的地址将切换到A(MrL+20ffset，即开始读第S备份数据。
[022引 （4)读信号延时3到达；此时所述异步随机静态存储器=模冗余控制器锁存第= 备份数据，同时输出的第二读信号犯R变为高电平，表示停止读操作。由于读到的第一备 份数据、第二备份数据和第=备份数据各不相同，多数表决模块181将无法输出正确结果， 也无法通过纠错时序模块183和纠错地址模块127实现纠错操作，此时输出的地址将切换 到空操作地址OxFFFF，并通过错误状态信号引脚化rorStatus输出高电平信号表示数据出 错，无有效数据输出。
[0229] (5)读信号结束；输入的第一读信号犯L变为高电平，外部微处理器的读操作结 束。
[0230] 为了验证本发明方案的可行性，本发明的发明人在XilinxSpartan3系列FPGA上 进行原理验证。首先，在XilinxISE集成开发环境中，采用原理图方式输入本方案的各个 模块和总体结构。然后编写相应的仿真测试输入文件，依次对上述各种类型的操作进行仿 真。
[0231] 图38为本发明异步随机静态存储器=模冗余控制器的写操作的仿真波形图。
[0232]图39为本发明异步随机静态存储器=模冗余控制器的读操作无错误数据时的仿 真波形图。
[0233]图40为本发明异步随机静态存储器=模冗余控制器的读操作第一个数据出错时 的仿真波形图。
[0234]图41为本发明异步随机静态存储器=模冗余控制器的读操作第二个数据出错时 的仿真波形图。
[0235]图42为本发明异步随机静态存储器=模冗余控制器的读操作第=个数据出错时 的仿真波形图。
[0236]图43为本发明异步随机静态存储器=模冗余控制器的读操作=个数据各不相同 时的仿真波形图。
[0237] 通过与前述本发明方案流程分析的内部信号时序图图34-图37进行对比，仿真结 果的时序与原理分析的时序完全一致，从而验证了本发明方案的正确性。
[023引此外，在上述仿真原理验证通过后，发明人还设计了一个专用测试电路对本发明 的技术方案进行了实际的硬件测试。测试电路使用XilinxSpartan3系列FPGA进行异步随 机静态存储器S模冗余控制器的设计，选用双端口异步随机静态存储器，AT89LS52单片机 借助异步随机静态存储器=模冗余控制器来对双端口异步随机静态存储器进行常规读写 操作，测试系统通过PSoC巧片来对双端口异步随机静态存储器进行单粒子翻转模拟注入 和数据检验回读。通过硬件测试验证，表明本发明方案所设计的异步随机静态存储器=模 冗余控制器是可行且可靠的。
[0239] 综上所述，本发明提供的异步随机静态存储器=模冗余控制器设置在系统微处理 器和异步随机静态存储器之间作为桥梁，将微处理器对异步随机静态存储器的写/读操作 自动转换为=模冗余和=取二多数表决操作时序，实现=模冗余容错的自动处理，从而取 代了在系统软件中处理S模冗余，减轻了系统软件的负担，同时无需改变系统微处理器软 件结构，降低了系统软件设计的复杂性的同时保障了可靠性。综上所述，本发明异步随机静 态存储器=模冗余控制器具有结构简单、兼容性强、适用范围广、可靠度高等优点。
[0240] 最后应说明的是；W上实施例仅用W说明本发明的技术方案，而非对其限制；尽 管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解；其依然 可W对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替 换；而该些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精 神和范围。
【主权项】
1. 一种异步随机静态存储器三模冗余控制器，其特征在于，包括： 地址信号处理单元，分别连接微处理器和随机静态存储器的地址信号引脚，用于接收 并处理所述微处理器输出的第一地址信号，向所述随机静态存储器输出包含写操作地址、 读操作地址或纠错操作地址的第二地址信号； 写信号处理单元，分别连接所述微处理器和所述随机静态存储器的写信号引脚，并与 所述地址信号处理单元连接，用于接收并处理所述微处理器输出的第一写信号，向所述随 机静态存储器输出第二写信号，向所述地址信号处理单元输出用于选通所述写操作地址的 选通信号； 读信号处理单元，分别连接所述微处理器和所述随机静态存储器的读信号引脚，并与 所述地址信号处理单元连接，用于接收并处理所述微处理器输出的第一读信号，向所述随 机静态存储器输出第二读信号，向所述地址信号处理单元输出用于选通所述读操作地址的 选通信号； 三模冗余纠错单元，分别连接所述微处理器的数据信号引脚、错误状态信号引脚和所 述随机静态存储器的数据信号引脚，并分别与所述读信号处理单元、所述写信号处理单元 和所述地址信号处理单元连接，用于对输入的三份备份数据进行三模冗余比较，向所述微 处理器输出错误状态信号和比较结果数据，对所述随机静态存储器存储的备份数据进行纠 错。
2. 根据权利要求1所述的异步随机静态存储器三模冗余控制器，其特征在于，所述写 信号处理单元包括： 写信号延时模块，输入端连接第一写信号引脚，四个输出端分别输出第一零延时写信 号、第二延时写信号、第三延时写信号和第四延时写信号，用于将所述第一写信号多级延时 输出；所述第一写信号引脚与所述微处理器的写信号引脚连接； 写时序模块，四个输入端分别连接所述写信号延时模块的四个输出端，四个输出端分 别输出第三写信号、第一选通信号、第二选通信号和第三选通信号，用于计算并输出写操作 的第三写信号和选通写操作地址的选通信号； 第一与模块，输入端连接所述写时序模块和所述三模冗余纠错单元，输出端连接第二 写信号引脚，用于输出所述第二写信号，具体包括在写操作时序输出写操作的第三写信号， 和在纠错操作时序输出纠错操作的第四写信号；所述第二写信号引脚与所述随机静态存储 器的写信号引脚连接。
3. 根据权利要求2所述的异步随机静态存储器三模冗余控制器，其特征在于，所述写 信号延时模块包括第一延时子模块、第