数据存储方法、存储器控制电路单元与存储器存储装置的制造方法【
技术领域：
】[0001]本发明是有关于一种用于可复写式非易失性存储器的数据存储方法、存储器控制电路单元与存储器存储装置。【
背景技术：
】[0002]数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器(rewritablenon-volatilememory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于可携式电子产品，例如笔记本电脑。固态硬盘就是一种以快闪存储器作为存储媒体的存储器存储装置。因此，近年快闪存储器产业成为电子产业中相当热门的一环。[0003]可复写式非易失性存储器其中又以与非(NAND)型快闪存储器最为广泛使用，而依据每个存储单元可存储的比特数，与非(NAND)型快闪存储器可区分为单阶存储单元(SingleLevelCell,简称SLC)NAND型快闪存储器、多阶存储单元(MultiLevelCell,简称MLONAND型快闪存储器与三阶存储单元(TrinaryLevelCell,简称TLC)NAND型快闪存储器，其中SLCNAND型快闪存储器的每个存储单元可存储I个比特的数据(即，“I”与“0”)，MLCNAND型快闪存储器的每个存储单元可存储2个比特的数据并且TLCNAND型快闪存储器的每个存储单元可存储3个比特的数据。[0004]在NAND型快闪存储器中，物理程序化单元是由排列在同一条字线上的数个存储单元所组成。由于SLCNAND型快闪存储器的每个存储单元可存储I个比特的数据，因此，在SLCNAND型快闪存储器中，排列在同一条字线上的数个存储单元是对应一个物理程序化单元。[0005]相对于SLCNAND型快闪存储器来说，MLCNAND型快闪存储器的每个存储单元的浮动门存储层可存储2个比特的数据，其中每一个存储状态(即，“11”、“10”、“OI”与“00”)包括最低有效位(LeastSignificantBit,简称LSB)以及最高有效位(MostSignificantBit,简称MSB)。例如，存储状态中从左侧算起的第I个比特的值为LSB，而从左侧算起的第2个比特的值为MSB。因此，排列在同一条字线上的数个存储单元可组成2个物理程序化单元，其中由此些存储单元的LSB所组成的物理程序化单元称为下物理程序化单元(lowphysicalprogrammingunit),并且由此些存储单元的MSB所组成的物理程序化单元称为上物理程序化单兀(upperphysicalprogrammingunit)。[0006]相较于SLCNAND型快闪存储器而言，MLCNAND型快闪存储器的容量更大，且成本低廉，较常被业界选择以制造使用复写式非易失性存储器模块的存储器存储装置。但是，MLCNAND型快闪存储器的稳定性较SLCNAND型快闪存储器低，故，MLCNAND型快闪存储器有些物理抹除区块在抹除次数很低时，就有较多的错误比特(Errorbit)产生。而一般系统为了避免存储于这些错误比特数目较高的物理抹除单元的数据损失，当检测到某些data读取时有过多的错误比特，就会做数据搬移的动作，故写入到此些错误比特数目过多的不良的物理抹除单元的数据就会因此需要再做一次数据搬移，系统的效能也因此降低。【
发明内容】[0007]本发明提供一种数据存储方法、存储器控制电路单元及存储器存储装置，可再利用不良的物理抹除单元，达到能够延长存储器存储装置的寿命的效用。[0008]本发明的一范例实施例提出一种数据存储方法，用于可复写式非易失性存储器模块，其中可复写式非易失性存储器模块具有多个物理抹除单元，每个物理抹除单元具有多个物理程序化单元，且每个物理抹除单元的这些物理程序化单元包括多个下物理程序化单元与多个上物理程序化单元。上述数据存储方法包括:选择这些物理抹除单元之中的第一物理抹除单元，其中第一物理抹除单元的每一物理程序化单元具有一个或多个预设区域。上述数据存储方法还包括:使用第一程序化模式来存储第一数据，其中第一数据被程序化至第一物理抹除单元的下物理程序化单元的至少其中之一与上物理程序化单元的至少其中之一。另外，上述数据存储方法还包括记录第一物理抹除单元的每个预设区域的错误比特数目并判断是否第一物理抹除单元的这些物理程序化单元的所述预设区域之中的至少其中一个预设区域的错误比特数目大于错误比特数目门槛值。上述数据存储方法还包括，倘若第一物理抹除单元的这些物理程序化单元的这些预设区域之中的至少其中一个预设区域的错误比特数目大于错误比特数目门槛值时，在将第一物理抹除单元中的第一数据抹除之后，使用第二程序化模式来存储第二数据，其中使用第一程序化模式对可复写式非易失性存储器模块进行程序化操作时所需要的程序化次数大于使用第二程序化模式对可复写式非易失性存储器模块进行程序化操作时所需要的程序化次数。[0009]在本发明的一范例实施例中，上述的第二程序化模式包括:单层存储单元模式以及下物理程序化模式中的至少其中之一的模式，其中在单层存储单元模式中，一个存储单元只存储有一个比特的数据，而在下物理程序化模式中，只有下物理程序化单元会被程序化。[0010]在本发明的一范例实施例中，上述的数据存储方法还包括:在将第一物理抹除单元中的第一数据抹除之前，判断第一数据是否为有效的数据。上述的数据存储方法还包括:倘若第一数据是有效的数据时，将第一数据复制至这些物理抹除单元之中的第二物理抹除单元中，并将原映射第一物理抹除单元的逻辑单元重新映射至第二物理抹除单元，而上述第二物理抹除单元的任一预设区域的错误比特数目非大于错误比特数目门槛值。[0011]在本发明的一范例实施例中，上述的数据存储方法还包括:倘若第一物理抹除单元的这些物理程序化单元的所述预设区域之中的至少其中一个预设区域的错误比特数目大于错误比特数目门槛值时，记录第一物理抹除单元于第二程序化模式物理抹除单元分布表中。[0012]在本发明的一范例实施例中，上述的数据存储方法还包括:倘若第一物理抹除单元的这些物理程序化单元的所述预设区域之中的至少其中一个预设区域的错误比特数目大于错误比特数目门槛值时，标记第一物理抹除单元为第二程序化模式物理抹除单元。[0013]在本发明的一范例实施例中，上述的数据存储方法，还包括在上述仅使用第一物理抹除单元的这些下物理程序化单元来存储第二数据的步骤之前，以单层存储单元模式抹除指令对第一物理抹除单元执行抹除操作。[0014]在本发明的一范例实施例中，上述的数据存储方法还包括:判断第一物理抹除单元是否已被记录在第二程序化模式物理抹除单元分布表中；倘若第一物理抹除单元已被记录在第二程序化模式物理抹除单元分布表中时，使用单层存储单元模式抹除指令对第一物理抹除单元执行抹除操作；以及倘若第一物理抹除单元非被记录在第二程序化模式物理抹除单元分布表中时，使用多层存储单元模式抹除指令对第一物理抹除单元执行抹除操作。[0015]在本发明的一范例实施例中，上述的数据存储方法，还包括:判断第一物理抹除单元是否已被标记为第二程序化模式物理抹除单元；倘若第一物理抹除单元已被标记为第二程序化模式物理抹除单元时，使用单层存储单元模式抹除指令对第一物理抹除单元执行抹除操作；以及倘若第一物理抹除单元非被标记为第二程序化模式物理抹除单元时，使用多层存储单元模式抹除指令对第一物理抹除单元执行抹除操作。[0016]本发明的一范例实施例提出一种数据存储方法，用于可复写式非易失性存储器模块，其中可复写式非易失性存储器模块具有多个物理抹除单元，每个物理抹除单元具有多个物理程序化单元，且每个物理抹除单元的这些物理程序化单元包括多个下物理程序化单元与多个上物理程序化单元。上述数据存储方法包括:接收第一数据并且选择这些物理抹除单元之中的第一物理抹除单元，其中第一物理抹除单元的每一物理程序化单元具有一个或多个预设区域。此外，上述数据存储方法也包括记录第一物理抹除单元的每个预设区域的一错误比特数目，并判断是否第一物理抹除单元的这些物理程序化单元之中的第一物理程序化单元的预设区域之中的至少其中一个预设区域的错误比特数目大于错误比特数目门槛值。上述数据存储方法还包括:倘若第一物理程序化单元的预设区域之中的至少其中一个预设区域的错误比特数目大于错误比特数目门槛值时，将第一数据程序化至第一物理抹除单元的这些物理程序化单元之中的第二物理程序化单元。[0017]在本发明的一范例实施例中，上述数据存储方法还包括:倘若第一物理程序化单元的预设区域之中的至少其中一个预设区域的错误比特数目大于错误比特数目门槛值时，将虚拟数据程序化至第一物理程序化单元。[0018]在本发明的一范例实施例中，上述第二物理程序化单元是配置在第一物理程序化单元之后且第二物理程序化单元每一预设区域的错误比特数目皆非大于错误比特数目门槛值。[0019]在本发明的一范例实施例中，上述每个物理程序化单元可存储至少一个错误检查与校正框，而上述预设区域的的大小为错误检查与校正框的大小。[0020]本发明的一范例实施例提出一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，上述存储器控制电路单元包括:主机接口、存储器接口与存储器管理电路。主机接口用以电性连接至主机系统。存储器接口用以电性连接至可复写式非易失性存储器模块，其中可复写式非易失性存储器模块具有多个物理抹除单元，每个物理抹除单元具有多个物理程序化单元，且每个物理抹除单元的这些物理程序化单元包括多个下物理程序化单元与多个上物理程序化单元。存储器管理电路电性连接至主机接口与存储器接口，并且用以选择这些物理抹除单元之中的第一物理抹除单元,其中第一物理抹除单元的每一物理程序化单元具有一个或多个预设区域。在此，存储器管理电路还用以使用第一程序化模式来存储第一数据，其中第一数据被程序化至第一物理抹除单元的下物理程序化单元的至少其中之一与上物理程序化单元的至少其中之一。此外,存储器管理电路还用以记录第一物理抹除单元的每个预设区域的错误比特数目，并且判断是否第一物理抹除单元的这些物理程序化单元的所述预设区域之中的至少其中一个预设区域的错误比特数目大于错误比特数目门槛值。倘若第一物理抹除单元的这些物理程序化单元的这些预设区域之中的至少其中一个预设区域的错误比特数目大于错误比特数目门槛值时，存储器管理电路在将第一物理抹除单元中的第一数据抹除之后，使用第二程序化模式来存储第二数据，其中使用第一程序化模式对可复写式非易失性存储器模块进行程序化操作时所需要的程序化次数大于使用第二程序化模式对可复写式非易失性存储器模块进行程序化操作时所需要的程序化次数。[0021]在本发明的一范例实施例中，上述的存储器管理电路还用以在将第一物理抹除单元中的第一数据抹除之前，判断第一数据是否为有效的数据。倘若第一数据是有效的数据时，存储器管理电路将第一数据复制至这些物理抹除单元之中的第二物理抹除单元中，并将原映射第一物理抹除单元的逻辑单元重新映射至第二物理抹除单元，其中第二物理抹除单元的任一预设区域的错误比特数目非大于错误比特数目门槛值。[0022]在本发明的一范例实施例中，倘若第一物理抹除单元的这些物理程序化单元的所述预设区域之中的至少其中一个预设区域的错误比特数目大于错误比特数目门槛值时，存储器管理电路还用以记录第一物理抹除单元于第二程序化模式物理抹除单元分布表中。[0023]在本发明的一范例实施例中，倘若第一物理抹除单元的这些物理程序化单元的所述预设区域之中的至少其中一个预设区域的错误比特数目大于错误比特数目门槛值时，存储器管理电路还用以标记第一物理抹除单元为第二程序化模式物理抹除单元。[0024]在本发明的一范例实施例中，上述的存储器管理电路还用以在上述仅使用第一物理抹除单元的这些下物理程序化单元来存储第二数据的步骤之前，使用单层存储单元模式抹除指令对第一物理抹除单元执行抹除操作。[0025]在本发明的一范例实施例中，上述的存储器管理电路还用以判断第一物理抹除单元是否已被记录在第二程序化模式物理抹除单元分布表中。倘若第一物理抹除单元已被记录在第二程序化模式物理抹除单元分布表中时，存储器管理电路使用单层存储单元模式抹除指令对第一物理抹除单元执行抹除操作。此外，倘若第一物理抹除单元非被记录在第二程序化模式物理抹除单元分布表中时，存储器管理电路使用多层存储单元模式抹除指令对第一物理抹除单元执行抹除操作。[0026]在本发明的一范例实施例中，上述的存储器管理电路还用以判断第一物理抹除单元是否已被标记为第二程序化模式物理抹除单元。倘若第一物理抹除单元已被标记为第二程序化模式物理抹除单元时，存储器管理电路使用单层存储单元模式抹除指令对第一物理抹除单元执行抹除操作。此外，倘若第一物理抹除单元非被标记为第二程序化模式物理抹除单元时，存储器管理电路使用多层存储单元模式抹除指令对第一物理抹除单元执行抹除操作。[0027]本发明的一范例实施例提出一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，上述存储器控制电路单元包括:主机接口、存储器接口与存储器管理电路。其中主机接口电性连接至主机系统。存储器接口电性连接至可复写式非易失性存储器模块。而可复写式非易失性存储器模块具有多个物理抹除单元，每个物理抹除单元具有多个物理程序化单元，且每个物理抹除单元的这些物理程序化单元包括多个下物理程序化单元与多个上物理程序化单元。存储器管理电路电性连接至主机接口与存储器接口，并且用以从主机系统接收第一数据，而上述存储器管理电路还用以选择这些物理抹除单元之中的第一物理抹除单元且第一物理抹除单元的每一物理程序化单元具有一个或多个预设区域。此夕卜，存储器管理电路还用以记录第一物理抹除单元的每个预设区域的错误比特数目，并判断是否第一物理抹除单元的这些物理程序化单元之中的第一物理程序化单元的预设区域之中的至少其中一个预设区域的错误比特数目大于错误比特数目门槛值。倘若第一物理程序化单元的预设区域之中的至少其中一个预设区域的错误比特数目大于错误比特数目门槛值时，存储器管理电路将第一数据程序化至第一物理抹除单元的这些物理程序化单元之中的第二物理程序化单元。[0028]在本发明的一范例实施例中，上述存储器控制电路单元还包括:倘若第一物理程序化单元的预设区域之中的至少其中一个预设区域的错误比特数目大于错误比特数目门槛值时，存储器管理电路将虚拟数据程序化至第一物理程序化单元。[0029]本发明的一范例实施例提出一种存储器存储装置，包括:连接接口单元、可复写式非易失性存储器模块与存储器控制电路单元。上述连接接口单元电性连接至主机系统。上述可复写式非易失性存储器模块具有多个物理抹除单元，每个物理抹除单元具有多个物理程序化单元，且每个物理抹除单元的这些物理程序化单元包括多个下物理程序化单元与多个上物理程序化单元。存储器控制电路单元电性连接至连接接口单元与可复写当前第1页1 2 3 4 5 6