6的数据能够被传递到其它数字电路(例如，通用数字块(UDB))以用于更进一步的处理。此外，DSI接口 1741可以将完全同步的模拟开关控制提供到模拟部件1702内的电路的操作(例如，同步到SAR ADC 1706的采样窗口)。SAR MUX控制部件1743可以控制SAR MUX 1714的操作。这可以包括复用的静态和/或动态控制。
[0137]CT块控制电路1729可以控制CT 1708的操作/配置。在一些实施例中，这样的控制是可以通过ΜΜΙ0寄存器的方式来进行的。在一些实施例中，CT块控制电路1729可以基于CT块内的操作产生中断。
[0138]数字系统互连同步电路1731可以同步UAB时序器逻辑1719和SAR ADC控制电路1727的通信，以实现这样的部件在DSI总线上进行通信。
[0139]处理器接口逻辑1732可以在数字部件1704和1C器件的其它电路之间提供接口。在特定的实施例中，处理器接口逻辑1732可以包括32比特可兼容的AHB接口。另外或可替换地，处理器接口逻辑1732可以包括DSI接口以实现与各种其他的数字电路通信，其他数字电路包括但不限于:中央处理单元、可重配置逻辑电路和存储器。
[0140]根据实施例，可以同步不同的模拟电路块以彼此一起操作。在一些实施例中，具有开关式的电容器电路的模拟电路块可以与具有采样窗的另一个模拟电路块同步。在特定的实施例中，可重配置离散时间模拟电路块可以具有与SAR ADC同步的输出。
[0141]同步可以采用各种形式，包括“计划”和/或“未计划”的方法。在计划的方法中，可以调整相应的块内的操作的时序，以当需要时，确保信号是有效的。在未计划的方法中，可以给来自一个块的输出值提供相应的有效信号。接收输出信号的模拟电路块可以基于有效信号来对其操作定时。
[0142]图18A是示出了根据一个特定实施例的模拟块同步的示例的时序图。图18A示出了离散时间块UAB和ADC之间的计划的同步。如所述，ADC输入可以具有采样窗口(采样)。在计划调整之前，UAB的时序导致输出(UAB的输出)不是在整个采样窗口有效的。特别是，UAB的输出在时刻t0终止是有效的，而采样窗在时刻tl关闭。
[0143]根据实施例，可以调整UAB的时序，以确保在ADC采样的窗口期间，UAB的输出是有效的。图18A使出的是计划调整之后的时序。在所示出的特定实施例中，UAB输出时序已被移位，使得采样窗的末端与在时刻t2的UAB的输出的有效时间对准。
[0144]图18B不出的是根据另一个特定实施例的t旲拟块同步的另一个不例的时序图。图18B示出的是离散时间块UAB和ADC之间的未计划同步。如所示，UAB可以提供要采样的信号(UAB的输出)以及相应的输出的有效信号(UAB有效)。根据实施例，ADC可以将其采样操作(采样)基于有效信号(UAB有效)。在所示出的特定实施例中，当UAB有效转换为激活值(在该示例中为高)时，ADC可以开始其采样。
[0145]图18C是示出了可以包括计划或未计划同步的1C器件1800的一个示例的框图。1C器件1800可以包括与图4的那些项相似的项，包括固定功能的模拟电路(SAR ADC1806)、模拟路由块1810-0/1和离散时间块(UAB1812)。另外，1C器件1800可以包括时钟调整电路1861。
[0146]在计划同步布置中，UAB 1812可以根据由时钟调整电路1861提供的开关时钟来操作。例如，时钟(开关时钟)可以控制开关式的电容器网络，并且因此控制来自UAB 1812的输出(UAB的输出)是有效的时间。另外，SAR ADC的采样窗可以根据时钟SAR_CLK来控制。在一个实施例中，时钟调整电路1861可以改变开关时钟，以确保UAB的输出在SAR ADC的采样窗口期间是有效的。这个可包括任何一个以下操作:调整开关时钟、调整SAR_CLK或调整开关时钟和SAR_CLK。
[0147]在未计划的同步布置中，UAB 1812可以生成输出值(UAB的输出)以及有效信号(UAB有效)。UAB有效可以被定时以指示UAB的输出什么时候是有效的。根据实施例，可以使用模拟路由块1810-0/1内的相似的开关1858，利用相似的路由路径来路由输出信号“UAB输出”以及相应的“UAB有效”信号。
[0148]应该理解的是，在整个说明书中，对“一个实施例(one embodiment) ”或“实施例(an embodiment) ”的引用，是指结合包括在本发明的至少一个实施例中的实施例描述的特定特征、结构或特性。因此，应该强调和应该理解的是，在本说明书的各个部分中对“实施例(an embodiment) ”或“一个实施例(one embodiment) ”或“可选的实施例(alternativeembodiment) ”的两个或多个的引用并不一定都是指同一个实施例。此外，特定的特征、结构或特点可以按照适用于本发明的一个或多个实施例来组合。
[0149]相似地，应该理解的是，在本发明的示例性实施例的前面的描述中，为了精简本公开的目的，本发明的各个特征有时在单个实施例、附图或其描述中组合在一起，以协助理解发明的各个方面的一个或多个。然而，本公开的这个方法不是要被解释为反映旨在权利要求需要比明确地列举在每个权利要求中的更多的特征。相反地，发明的各个方面在于比单个前述公开的实施例的全部特征更少。因此，在详细描述之后的权利要求从而明确地包括该详细的描述中，其中每一条权利要求以其自身作为本发明的单独的实施例。
【主权项】
1.一种集成电路1C器件，包括: 多个模拟块，其包括 至少一个固定功能的模拟电路，以及 从以下项选出的至少一个可重配置模拟电路块:包括多个可重配置放大器电路的连续时间CT块和包括具有可重配置切换网络的放大器的离散时间块； 模拟复用器MUX，其配置为选择性地将所述1C器件的多个输入端/输出端I/O中的任意输入端/输出端I/O连接到所述模拟块，所述模拟MUX包括至少一个低噪声信号路径对，所述至少一个低噪声信号路径对具有比所述模拟MUX的其它信号路径更低的阻抗； 至少一个模拟路由块，其可重配置以提供任何所述模拟块之间的信号路径； 数字部件，所述数字部件包括数字电路；以及 处理器接口，所述处理器接口耦合到所述模拟块。2.根据权利要求1所述的1C器件，其中: 所述至少一个固定功能的模拟电路包括模拟数字转换器ADC电路。3.根据权利要求2所述的1C器件，其中: 所述ADC电路包括逐次逼近寄存器SAR类型的ADC。4.根据权利要求1所述的1C器件，其中: 同步电路可配置为将至少一个模拟块的输出与接收模拟块的输入同步。5.根据权利要求4所述的1C器件，其中: 所述至少一个固定功能的模拟电路包括模拟数字转换器ADC ;以及所述同步电路可配置为将至少一个可重配置模拟电路块的输出与所述ADC的采样窗口同步。6.根据权利要求4所述的1C器件，其中: 所述同步电路从以下所组成的组中选出: 计划同步电路，其配置为控制所述至少一个模拟块的时序，以输出与所述接收模拟块的操作同步的值，以及 非计划同步电路，其配置为连同所述至少一个模拟块的输出值输出有效信号，并且所述接收模拟块根据所述有效信号对其操作定时。7.根据权利要求1所述的1C器件，其中: 所述至少一个可重配置模拟块是动态地可重配置的。8.根据权利要求1所述的1C器件，其中: 所述数字部件包括可重配置数字电路。9.根据权利要求1所述的1C器件，其中: 所述处理器接口包括多个同步总线，所述多个同步总线包括地址总线、控制信号总线、读取数据总线和与所述读取数据总线分离的写入数据总线。10.一种集成电路1C器件，包括: 多个模拟块，其包括 至少一个固定功能的模拟电路，以及 至少一个可重配置模拟电路块，其包括多个模拟电路资源，所述多个模拟电路资源可重配置为使得所述模拟资源的一些资源能够用在一个配置中而所述模拟资源的其它资源能够用在另一配置中； 至少一个模拟路由块，其可重配置为提供任何所述模拟块之间的信号路径； 数字部件，所述数字部件包括数字电路；以及 处理器接口，所述处理器接口耦合到所述模拟块。11.根据权利要求10所述的1C器件，其中: 所述至少一个可重配置模拟电路块包括多个运算放大器电路。12.根据权利要求10所述的1C器件，其中: 所述多个模拟电路块包括从以下项中选出的至少一个块: 包括多个可重配置的运算放大器电路的连续时间块，以及 包括具有可重配置切换网络的放大器的离散时间块。13.根据权利要求10所述的1C器件，其中: 所述数字部件包括可重配置数字电路。14.根据权利要求10所述的1C器件，其中: 至少一个可重配置模拟电路块是动态地可重配置的。15.根据权利要求10所述的1C器件，其中: 至少一个可重配置模拟电路块和至少一个模拟路由块响应于从所述数字部件、所述处理器接口中一者或两者生成的信号被配置。16.—种方法，包括: 响应于数字信号，将多个模拟块中的至少一个模拟块配置到第一信号处理路径中，所述模拟块在相同的集成电路1C器件中形成，并且所述第一信号处理路径包括以下项的至少一个: 至少一个固定功能的模拟电路，以及 至少一个可重配置模拟电路块，其包括多个模拟电路资源，所述多个模拟电路资源可重配置为使得所述模拟资源的一些资源能够用在一些配置中而所述模拟资源的其它资源能够用在其他配置中； 所述模拟块利用至少一个模拟路由块来彼此互连，所述至少一个模拟路由块可重配置为在任何所述模拟块之间提供信号路径；以及 使用所述1C器件的包括数字电路的数字部件生成所述数字信号。17.根据权利要求16所述的方法，还包括: 将所述至少一个模拟块重配置到第二信号处理信号路径，所述第二信号处理信号路径使用不同于所述第一信号处理路径的所述一个模拟块的模拟电路资源。18.根据权利要求17所述的方法，其中: 将所述至少一个模拟块动态地重配置到所述第二信号处理路径。19.根据权利要求16所述的方法，其中: 在所述1C器件的处理器接口处接收所述数字信号的至少一部分。20.根据权利要求16所述的方法，其中: 配置所述至少一个模拟块包括:配置多个模拟块，并且通过配置所述至少一个模拟路由块，将至少两个所述模拟块彼此互连。
【专利摘要】本发明涉及带有可编程模拟子系统的集成电路器件。集成电路(IC)器件可以包括多个模拟块，该多个模拟块包括至少一个固定功能的模拟电路和至少一个可重配置模拟电路块，其可以从以下项中选出：包括多个可重配置放大器电路的连续时间(CT)块和包括具有可重配置切换网络的放大器的离散时间块；配置为选择性地将IC器件的多个输入端/输出端(I/O)的任何一个连接到模拟块的模拟复用器(MUX)，模拟MUX包括具有比模拟MUX的其它信号路径更低的阻抗的至少一个低噪声信号路径对；可重配置为在任何模拟块之间提供信号路径的至少一个模拟路由块；包括数字电路的数字部件；和耦合到模拟块的处理器接口。
【IPC分类】G06F13/20
【公开号】CN105389273
【申请号】CN201510542641
【发明人】易许华尔·堤亚加拉根, 哈罗德·M·库兹, 汉斯·克莱恩, 加斯卡恩·辛格·约哈尔, 吉恩-保罗·凡尼泰格姆, 肯德尔·V·卡斯特-佩里, 马克·E·哈斯丁司, 小艾米斯比·D·理查森, 阿纳苏亚·派马如尔, 阿塔·汗, 丹尼斯·R·赛圭尼, 布鲁斯·E·拜凯特, 卡尔·费尔迪南德·列伯德, 汉斯·凡安特卫普
【申请人】赛普拉斯半导体公司
【公开日】2016年3月9日
【申请日】2015年8月28日
【公告号】EP2999120A2, EP2999120A3, US20160065216, WO2016032828A1