第三CPU拓扑中的CPU的连接，还可以调整第三CPU拓扑中的CPU的设置，使得第三CPU拓扑中的CPU以及第三CPU和至少一个第四CPU，能够以第四CPU拓扑运行。
[0088 ]应该知道的是，第三CPU拓扑，以及第四CPU拓扑皆为稳定的拓扑结构。
[0089]通过本发明实施例，可以实现在不影响系统正常运行的情况下对CPU拓扑的扩容，或者，在图7所示和图9所示的实施例的结合下，可以实现对CPU的更换，使得系统的运行更稳定，用户体验更高。
[0090]上述主要从多路服务器数据的处理流程的角度对本发明实施例提供的方案进行了介绍。可以理解的是服务器为了实现上述功能，其包含了执行各个功能相应的硬件结构和/或软件模块。本领域技术人员应该很容易意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，本发明能够以硬件或硬件和计算机软件的结合形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
[0091]图10，为本发明实施例提供的一种中央处理器CPU热移除装置结构示意图。该装置适用于具有非全互联的第一 CHJ拓扑的服务器，当前运行的第一 CPU拓扑包括多个CPU，所述装置包括:
[0092]处理单元1001，用于确定所述多个CPU中的第一CPU，所述第一CPU为有故障或根据第一指示信息需要移除的CPU，所述第一指示信息来自所述第一 CPU拓扑或用户接口；
[0093]处理单元1001还用于，确定所述多个CPU中与所述第一 CPU符合预设条件的至少一个第二 CPU;
[0094]发送单元1002，用于向所述第一CPU拓扑发送第二指示信息，所述第二指示信息用于指示移除所述第一CPU以及所述至少一个第二CPU，得到第二CPU拓扑，并运行所述第二CHJ拓扑。
[0095]可选地，处理单元101还用于，
[0096]确定所述第一CPU在所述第一CPU拓扑的位置，以及在所述第一CPU拓扑中，与所述第一 CPU处于至少一个对称位置上的第二 CPU，或者与所述第一 CPU处于至少一个对称位置上的CPU中，且直接连接的任意一个第二CPU。
[0097]可选地，每个CPU具有多个端口，所述多个CPU之间通过端口连接，处理单元1001还用于，
[0098]确定与所述第一CPU通过相同的端口号的端口相互连接的至少一个第二CPU。
[0099]可选地，处理单元1001还用于，确定所述第一 CPU的至少一个备份第二 CPU。
[0100]进一步地，所述第一CPU拓扑包括多个CPU组，多个CPU组的信息预存在所述服务器中，所述处理单元1001还用于，
[0101 ] 确定与所述第一 CPU属于同一 CPU组的至少一个第二 CPU。
[0102]可选地，所述第二指示信息用于指示移除所述第一 CPU以及所述至少一个第二 CPU包括:
[0103]所述第二指示信息用于指示，将所述第一CPU以及所述至少一个第二 CPU中的资源回收，断开所述第一 CHJ以及所述至少一个第二 CPU与所述第二 CPU拓扑中的CPU的连接。
[0104]需要说明的是，本发明实施例与前述图7的方法实施例对应，可相互参照理解，不再赘述。
[0105]图11，为本发明实施例提供的一种中央处理器CPU热添加装置结构示意图。该装置适用于具有非全互联的第三(PU拓扑的服务器，该装置包括:
[0106]处理单元1101，用于确定第一指示信息，所述第一指示信息用于指示添加第三CPU，其中，所述第三CPU不在当前运行的第三CPU拓扑中；
[0107]所述处理单元1101还用于，确定与第三CPU符合预设条件的至少一个第四CPU是否已经安装；
[0108]发送单元1102，用于当与第三CPU符合预设条件的至少一个第四CPU已经安装时，向所述第三CHJ拓扑发送第二指示信息，所述第二指示信息用于指示添加所述第三CPU以及所述至少一个第四CPU，得到第四CPU拓扑，并运行所述第四CPU拓扑。
[0109]可选地，还包括:
[0110]第一接收单元，用于通过用户接口接收所述第三指示信息，所述第三指示信息包括第三CPU的标识；
[0111]或者，
[0112]第二接收单元，用于通过感应器接收安装所述第三CPU触发的第四指示信息;所述处理单元1101还用于，根据所述第四指示信息，确定已安装的所述第三CPU。
[0113]可选地，所述处理单元1101还用于，
[0114]确定所述第四CPU拓扑中与所述第三CPU处于至少一个对称位置上的第二CPU是否已经安装；
[0115]可选地，所述处理单元1101还用于，
[0116]确定所述第一CPU的至少一个备份第二 CPU。
[0117]进一步的地，所述第四CPU拓扑包括多个CPU组，多个CPU组的信息预存在所述服务器中，所述处理单元1101还用于，
[0118]确定与所述第三CPU属于同一 CPU组的至少一个第四CPU是否已经安装。
[0119]可选地，所述第二指示信息用于指示添加所述第三CPU以及所述第四CPU包括:所述第二指示信息用于指示，为所述第三CPU以及所述至少一个第四CPU分配资源，建立所述第三CPU以及所述第四CPU与所述第三CPU拓扑中的CPU的连接，得到第四CPU拓扑，并运行所述第四CPU拓扑。
[0120]需要说明的是，本发明实施例与前述图9的方法实施例对应，可相互参照理解，不再赘述。
[0121]图12，为本发明实施例提供的一种具有CPU拓扑结构的服务器的结构示意图。该服务器可以包括，CPU拓扑1201和输入输出接口 1202，图中还示出了存储器1203和总线1204，还可以包括控制器1205，该CPU拓扑1201、输入输出接口 1202、存储器1203和控制器1205通过总线1204连接并完成相互间的通信。存储器1203用来存储程序，CPU拓扑1201和控制器1205通过读取存储器中存放的程序，执行该程序，通过输入输出接口 1202进行发送和接收针对外部设备的数据以及指令。
[0122]需要说明的是，这里的CPU拓扑1201其CPU拓扑结构包括若干插槽，该插槽上安装有可独立插拔的CPU，插槽与插槽之间通过互联通道连接，形成稳态的拓扑结构，插槽中安装的多个CPU以第一 CPU拓扑结构进行工作。
[0123]其中，在第一CPU拓扑中一般存在与待移除的CPU对应的CPU，可以通过插槽来区分待移除的CPU以及与其对应的CPU和其他CPU的差别，例如，将待移除的CPU对应的CPU看作一个CPU组的话，可以将属于同一插槽组的插槽用相同或同类的标识进行标识，还可以将同一组的插槽在主板上圈在同一个框内，还可以将同一组的插槽用相同的颜色标记。
[0124]存储器1203可以是一个存储装置，也可以是多个存储元件的统称，且用于存储上述步骤中的可执行程序代码或接入网管理设备运行所需要参数、数据等。且存储器1203可以包括随机存储器(RAM)，也可以包括非易失性存储器(non-volatile memory)，例如磁盘存储器，闪存(Flash)等。
[0125]总线1204可以是工业标准体系结构(Industry Standard Architecture，ISA)总线、夕卜部设备互连(Peripheral Component，PCI)总线或扩展工业标准体系结构(ExtendedIndustry Standard Architecture，EISA)总线等。该总线1204可以分为地址总线、数据总线、控制总线等。为便于表示，图12中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
[0126]图13，为本发明实施例提供的另一种具有CPU拓扑结构的服务器的结构示意图。该多路服务器可以包括，CPU拓扑1301和输入输出接口 1302，图中还示出了存储器1303和总线1304，还可以包括控制器1305，该CPU拓扑1301、输入输出接口 1302、存储器1303和控制器1305通过总线1304连接并完成相互间的通信。需要说明的是，这里的CPU拓扑1301其CPU拓扑结构包括若干插槽，该插槽上安装有可独立插拔的CPU，插槽与插槽之间通过互联通道连接，形成稳态的第三CHJ拓扑。
[0127]其中，在第四CPU拓扑中一般存在与待移除的CPU对应的CPU，且第三CPU拓扑可以预留若干插槽。可以通过预留的插槽上安装待添加的CPU以及与其对应的CPU。其中，为了区分预留若干插槽不属于第四CPU拓扑的插槽，可以进行区分，例如，将待添加的CPU以及与其对应的CPU看作一个CPU组的话，可以将属于同一插槽组的插槽用相同或同类的标识进行标识，还可以将同一组的插槽在主板上圈在同一个框内，还可以将同一组的插槽用相同的颜色标记。
[0128]其中，上述模块与图12中的模块类似可相互参照理解不再赘述。
[0129]通过本发明实施例，可以实现对CPU的热插拔，同时不影响CPU拓扑的稳定性，使得系统能够正常的运行，提高用户体验。
[0130]专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能