专利名称：具有基准电位的集成存储器与这种存储器的运行方法
技术领域：
本发明涉及具有基准电位的一种集成存储器以及一种这样的存储器用的一种运行方法。
在US5,844,832A和US5,822,237A中说明了1-晶体管/1-电容器类型的，FRAM类型的或FeRAM(铁电的随机存取存储器)的铁电存储器。这样的存储器是类似于DRAM(动态随机存取存储器)构造的，它们的存储电容器都具有铁电的电介层。它们的位线是成对地与微分读数放大器连接的。在读出访问时经位线对的位线之一将日期从存储单元之一向读数放大器传输，而在位线对的另外的位线上生成一个基准电位。读数放大器随后将施加在它的输入端上的差动信号放大到总的逻辑电平上。
由于在与不同位线连接的两个基准存储单元中存储不同的状态，在两个所述的美国专利中出现基准电位的生成。这意味着，不同地极化基准存储单元的存储电容器的铁电电介层，这些基准存储单元是同样像存储器的正常存储单元那样构造的。随后进行将在基准存储单元存储的状态读出到所属的位线上，并且进行两个位线的短接，使得最终在两个位线上出现一个共同的基准电位。
由于经一个基准字线导电地接通基准存储单元的选择晶体管，在US5,844,832A中首先将基准存储单元读出到所属的位线上并且随后为了生成基准电位而进行两个位线的短接。在US5,822,237A中，在一个时间间隔期间进行位线的短接，在此时间间隔中基准存储单元的选择晶体管也是导电的。在US5,822,237A中所示的一个另外的方案中，短路晶体管不连接与基准存储单元连接的两个位线，而在基准存储单元之内直接互相连接它们的存储电容器。在此方案上为了生成基准电位首先导电地连接短路晶体管，使得在激活基准字线和导电地连接基准存储单元的选择晶体管之前发生在两个基准存储单元之间的电荷平衡。在导电地接通选择晶体管之前，重新阻断短路晶体管。
在那些刚才说明的存储器上，为了生成基准电位需要较长的时间间隔，在这些存储器上相继地进行位线或基准存储单元的短接和它们的选择晶体管的导电接通。在其余的刚才说明的存储器上基准存储单元的选择晶体管是整个时间导电的，而短路晶体管是导电的和实施在位线之间的完全的电荷平衡。这一点的缺点在于，在电荷平衡期间基准存储单元的铁电存储电容器的非线性电容影响应生成的基准电位。与此相反位线电容是线性的。在存储器上在位线上产生一个基准电位，比基准电位相当于在读出基准存储单元时在位线上产生的电位的算术平均值，在这些存储器上首先进行将基准存储单元读出到位线上，并且在阻断它们的选择晶体管之后随即进行位线的短接。当选择晶体管和短路晶体管是同时导电时，通过存储电容器的非线性的电容与此相反地产生基准电位的一个另外的值。
基于本发明的任务在于，提供所述类型的一种集成存储器，在此存储器上以一种方式进行基准电位的生成，在这种方式下，相对于当前技术减少了基准存储单元的存储电容器的非线性电容的影响，并且在此存储器上以比较短时间生成基准电位仍然是可能的。
解决此任务的集成存储器具有沿两个位线排列的存储单元具有带有各一个选择晶体管的两个基准存储单元，这些基准存储单元是各自经此选择晶体管与位线之一连接的，具有一个第一开关元件，经此开关元件，位线互相连接，具有用于在第一基准存储单元中存储一个第一状态的，和在第二基准存储单元中存储一个第二状态的一个写入单元，具有一个控制单元，此控制单元为了生成在两个位线上的一个共同的基准电位，首先导电地接通两个基准存储单元的第一开关元件和选择晶体管，并且此控制单元在某个时间间隔之后阻断选择晶体管，而第一开关元件继续导电和平衡两个位线之间的电位差。此集成存储器生成基准电位的运行方法是此存储器具有沿两个位线排列的存储单元，具有带有各一个选择晶体管的两个基准存储单元，这些基准存储单元是各自经此选择晶体管与位线之一连接的，并且具有一个第一开关元件，经此开关元件位线互相连接，运行步骤是将不同的状态存储在两个基准存储单元中，导电地接通第一开关元件和两个基准存储单元的选择晶体管和随后为了生成两个位线上的共同的基准电位，在某个时间间隔之后阻断选择晶体管，而第一开关元件继续导电，和平衡两个位线之间的电位差。
本发明的扩展和进一步改进是从属权利要求的对象。
按本发明首先导电地既接通短接两个位线的第一开关元件，也接通两个基准存储单元的选择晶体管。在某个时间间隔之后阻断选择晶体管，而第一开关元件继续导电和平衡两个位线之间的电位差。
因此在一个时刻已经阻断基准存储单元的选择晶体管，而在两个位线之间的完全的电荷平衡还未进行完。因此基准存储单元的非线性存储器电容对正在调整的基准电位的影响是比当直到两个位线之间完全电荷平衡时的选择晶体管是导电时的小。由于在一定的时间间隔期间无论选择晶体管还是第一开关元件是同时导电的，不是顺序地，而是(至少部分地)时间上平行地进行基准存储单元的读出和位线之间的电荷平衡。由此得到生成基准电位有较短的时间需求。
当最晚同时地将第一开关元件与选择晶体管导电地接通时，这是有利的。然后随着选择晶体管的导电接通立即开始位线之间的电荷平衡。
按照本发明的一种进一步发展，存储器的用于操纵第一开关元件和选择晶体管的控制单元，含有用于调节一定时间间隔的可编程的元件。借助于可编程元件有可能这样来选择一定的时间间隔；使得产生所希望的基准电位。
当可编程的元件是可逆地可编程时，也可改变此一定的时间间隔，使得可以进行正在调整的基准电位的适配。
按一种进一步发展，集成存储器含有用于求出一定时间间隔的分析处理电路，此分析处理电路确定，在导电的选择晶体管和导电的第一开关元件的情况下，两个位线的电位何时具有相对于所希望的基准电位相同的按绝对值的差值，并且此分析处理电路依据由它求出的结果进行控制单元的可编程元件的编程。也就是说，在此存储器上通过存储器进行一定时间间隔的自行编程。
按一种进一步发展，用于求出基准电位的控制单元首先连接基准存储单元的选择晶体管，并且随后在重新阻断了选择晶体管之后导电地连接第一开关元件，随即在存储单元中存储在两个位线上产生的基准电位。为了与两个位线的电位比较所存储的基准电位，该分析处理电路具有一个比较单元。
在此进一步发展上，当相继导电接通选择晶体管和第一开关元件时，控制单元求出在位线上产生的基准电位。分析处理电路借助于比较单元可以确定那个时刻，在此时刻在同时导电的选择晶体管和导电的第一开关元件的情况下，两个位线具有与存储在存储单元中的基准电位偏离相同数值的电位。分析处理电路以此方式求出一定的时间间隔。分析处理电路随即可以进行控制单元的可编程元件的相应编程。
也可以借助于外加于第一和第二位线安排的一个第三和一个第四位线进行基准电位和一定的时间间隔的求取。
以下用图中所示的实施例详述本发明。所示的附图是
图1为按本发明的集成存储器的实施例，图2为来自图1的存储器的存储单元或基准存储单元的构造，图3为当首先进行基准存储单元的读出和随后进行位线短接时，属于来自图1的存储器的信号曲线，图4为当同时进行基准存储单元的读出和位线短按时，属于来自图1的存储器的信号曲线，但图5为按本发明集成存储器的一个另外实施例的其它元件。
图1展示按本发明的集成存储器的一个第一实施例。在此涉及其存储单元MC和基准存储单元RC是等同构造的FRAM。图2展示存储单元MC或基准存储单元RC之一的构造。这些是1-晶体管/1-电容器类型的。具有铁电电介层的存储器电容器的一个电极是与极板电位VPL连接的，而另外的电极是经选择晶体管T与所属的位线BL连接的。选择晶体管T的栅极是与所属的字线WL连接的。存储单元MC是布置在位线BL1，/BL1和字线WLi的交叉点上的。基准存储单元RC是布置在两个位线BL1，/BL1与一个基准字线RWL1的交叉点上的。
两个位线BL1，/BL1是与一个微分的读数放大器SA连接的。此外它们是经n沟道晶体管形式的一个第一开关元件S1互相连接的。两个位线是经各一个n沟道晶体管T1，T2与预充电电位VPRE连接的。N沟道晶体管T1，T2的栅极是与预充电控制线PRE连接的。虽然两个位线BL1，/BL1在图1中是分配给一个共同的读数放大器SA的，这两个位线在本发明的另外的实施例中也可以是分配给不同的读数放大器SA的，正如这在US，5,844,832A和US5,822,237A上的情况那样。
存储器具有用于操纵基准字线RWL1和第一开关元件S1的控制单元C1。存储器此外具有用于存储第二位线/BL1的电位的存储设备M1。分析处理电路A用作采集两个位线BL1，/BL1的电位并且含有将两个位线的电位与存储在存储设备M1中的电位作比较的比较单元CMP。控制单元C1含有用于调节某个时间间隔的可编程的元件F，在此时时间间隔期间在读出访问时激活基准字线BWL1，使得导电地接通基准存储单元RC的选择晶体管T。控制单元C1是经控制线L1与第一开关元件S1的栅极连接的。
存储设备M1例如是可以通过相应的存储器电容实现的。可编程的元件F例如是可以通过电可编程的熔断器或通过多重可编程的电存储器(例如EEPROM或FRAM)实现的。
取决于由分析处理电路A求出的结果进行可编程元件F的编程。为此首先在存储设备M1中存储在稍后的存储器运行时应在两个位线BL1，/BL1上生成的基准电位。
以图3中所示的方式生成所希望的基准电位VREF。借助于将预充电控制线PRE置于高电位上，首先进行两个位线BL1，/BL1到预充电电位VPRE上的预充电。随后重新阻断两个n沟道晶体管T1，T2，并且通过控制单元C1进行基准字线RWL1的激活。在此期间控制线L1具有低的电平。通过基准字线RWL1的高电平导电地接通基准存储单元RC的选择晶体管T，并且进行在基准存储单元RC的存储器电容器C和位线BL1，/BL1之间的电荷平衡。在一个较早的时刻已经经读数放大器SA写入一个逻辑1到与第一位线BL1连接的基准存储单元RC中，并且写入一个逻辑零到与第二位线/BL1连接的基准存储单元中。在此按照写入的逻辑状态进行基准存储单元RC的存储器电容器C的铁电电介层的不同极化。不同的极化在存储器电容器C中引起不同的电容。
按图3在读出两个基准单元RC时(基准字线RWL1的高电平)因此在两个位线BL1，/BL1上产生不同电位。在重新阻断了选择晶体管之后，通过导电地接通第一开关元件S1的控制线L1的激活进行两个位线BL1，/BL1的短接。随即进行在两个位线之间的电荷平衡，并且在两个位线上产生共同的基准电位VREF，此基准电位相当于在位线短接之前施加在两个位线上的电位的算术平均值。现在在存储设备M1中存储此基准电位VREF。
如果以针对图3所述的方式在对存储单元MC中的一个每次正规的读出访问时进行基准电位VREF的生成的话，为此会产生比较大的时间需求。这一点的原因在于，然后相继地进行基准存储单元RC的读出和位线BL1，/BL1的短接。出于此原因在按本发明的存储器上，在以图4中所示方式的正规读出访问时，进行基准电位VREF的生成。当预充电控制线PRE还具有高电平时，也就是在导电地接通基准存储单元RC的选择晶体管T之前，经控制线L1已经导电地接通第一开关元件S1。这一点引起，在读出存储单元RC时两个位线BL1，/BL1上的电位以图4中所示方式在改变。经基准字线RWL1仅在某个时间间隔Δt期间导电地连接选择晶体管T，在时间间隔的末尾两个位线BL1，/BL1的电位与所希望的基准电位VREF偏离相同的数值U1。在阻断选择晶体管T之后，第一开关元件S1负责完全平衡两个位线BL1，/BL1之间的电位差值2U1，使得随后基准电位VREF位于两个位线上。
图4与图3的比较得出，按本发明的方式在比这在按图3顺序激活基准字线RWL1和控制线L1的情况下短得很多的时间后，在位线BL1，/BL1上生成基准电位VREF。
由于以图4中所示方式操纵基准字线RWL1和控制线L1，在图1中所示的存储器上，在存储设备M1中的按图3生成的基准电位VREF的已述存储之后，进行可编程元件F的编程。当激活了基准字线RWL1时，分析处理电路A不断地求出在两个位线BL1，/BL1的电位和存储在存储设备M1中的基准电位VREF之间的差值。分析处理电路A的比较单元CMP在此查明，在何时刻在两个位线的电位和基准电位VREF之间的电位差值具有相同的数值U1。随后，通过可编程元件F的编程，在控制单元C1中存储以此方式求出的，在其期间基准字线RWL1必须是激活的一定的时间间隔Δt。在以下的正规读出访问存储器时，仅还以图4中所示方式进行基准电位VREF的生成，不重新需要存储设备M1和分析处理电路A。
可编程的元件F是可逆地可编程的，以致于可以以刚才说明的方式，例如在存储器的每次初始化时重新进行它们的重新编程。
图5展示按本发明集成存储器的一个第二实施例。此存储器具有像第一位线BL1和第二位线/BL1那样等同构造的一个第三位线BL2和一个第四位线/BL2。另一个控制单元C2是分配给第三和第四位线BL2，/BL2的，此控制单元是与它们的基准字线RWL2连接的，并且是经另一个控制线L2，与一个第二开关元件S2的栅极连接的，此开关元件连接两个位线BL2，/BL2。
第三和第四位线BL2，/BL2不同于存储器的正常运行，而是仅仅用于以针对图3说明的方式求出所希望的基准电位VREF。通过顺序地首先激活基准字线RWL2和随后激活控制线L2生成存储在存储设备M2中的基准电位VREF。随后以图4中所示的和已经在上面说明的方式进行基准字线RWL2和其它控制线L2的操纵。分析处理电路A重新求出一定时间间隔Δt的持续时间，以便获得在位线BL2，/BL2的电位和事先存储在存储设备M2中的基准电位VREF之间的，相同的按绝对值的差值U1，在此时间间隔期间是必须激活基准字线RWL2的。随后进行控制单元C1的可编程元件F的编程，以使存储此一定的时间间隔Δt。
然后在以下的正规读出访问第一和第二位线BL1，/BL1的存储单元MC时，仅还以图4中所示的方式进行基准电位VREF的生成，控制单元C1在此按照可编程元件F的编程，对于此一定的时间间隔Δt进行基准字线RWL1的激活。
在图5中所示的存储器上，第三和第四位线BL2，/BL2因此用于求出基准电位VREF以及求出一定的时间间隔Δt，依据基准电位和时间间隔，随后操纵第一和第二位线BL1，/BL1的基准字线RWL1和控制线L1。第三和第四位线BL2，/BL2在此在存储器的正常运行时不用于存储数据，而且仅仅用于求出基准电位VREF和一定的时间间隔Δt。这两个位线BL2，/BL2，因此可以在空间上与存储器的常规单元阵列分开地布置，第一和第二位线BL1，/BL1是单元阵列的组成部分。
虽然在图1和图5中所示的实施例上，仅表示了在存储器的正常运行期间为存储器访问安排的两个位线BL1，/BL1，实际上存在数目上大很多的位线。控制单元C1用于操纵所有这些位线的相应的基准字线RWL1和第一开关元件S1。因此对于整个集成存储器必须仅一次性地进行借助可编程元件F的规定时间间隔Δt的存储。
在本发明的另外的实施例上也可能的是，分析处理电路A和存储设备M1，M2是不存在的，而是从存储器之外进行可编程元件F的编程。
例如可以借助于含有在分析处理电路A中的计数器进行一定的时间间隔Δt的求取。
权利要求
1.集成存储器-具有沿两个位线(BL1，/BL1)排列的存储单元(MC)，-具有带有各一个选择晶体管(T)的两个基准存储单元(RC)，这些基准存储单元是各自经此选择晶体管与位线(BL1，/BL1)之一连接的，-具有一个第一开关元件(S1)，经此开关元件位线(BL1，/BL1)互相连接，-具有用于在第一基准存储单位(RC)中存储一个第一状态的，和在第二基准存储单元(RC)中存储一个第二状态的一个写入单元(SA)，-具有一个控制单元(C1)，此控制单元为了生成在两个位线(BL1，/BL1)上的一个共同的基准电位(VREF)，首先导电地接通两个基准存储单元(RC)的第一开关元件(S1)和选择晶体管(T)，并且此控制单元在某个时间间隔(Δt)之后阻断选择晶体管，而第一开关元件继续导电和平衡两个位线之间的电位差(2U1)。
2.按权利要求1的集成存储器，其特征在于，它的控制单元(C1)含有用于调节一定的时间间隔(Δt)的可编程元件(F)。
3.按权利要求2的集成存储器，其特征在于，它的可编程元件(F)是可逆地可编程的。
4.按权利要求2的集成存储器，其特征在于，具有用于求出一定的时间间隔(Δt)的一个分析处理电路(A)，此分析处理电路确定，在导电的选择晶体管(T)和导电的第一开关元件(S1)的情况下，两个位线(BL1，/BL1)的电位何时具有对于所希望的基准电位(VREF)相同的按绝对值的差值，并且此分析处理电路依据由其求出的结果进行控制单元(C1)的可编程元件(F)的编程。
5.按权利要求4的集成存储器，其特征在于，-为了求出基准电位(VREF)存储器的控制单元(C1)首先导电地接通基准存储单元(RC)的选择晶体管(T)，并且随后在重新阻断了选择晶体管之后，导电地接通第一开关元件(S1)，-具有一个存储单元(M1)，用于存储此时在两个位线(BL1，/BL1)上产生的基准电位(VREF)，-存储器的分析处理电路(A)具有用于将所存储的基准电位(VREF)与两个位线(BL1，/BL1)的电位比较的一个比较单元(CMP)。
6.按权利要求4的集成存储器，-具有一个第三(BL2)和一个第四(/BL2)位线，这些位线是同样像第一(BL1)和第二(/BL1)位线构造的，并且同样具有用于存储两个不同状态的两个基准存储单元(RC)，以及具有连接它们的一个第二开关元件(S2)，-具有另一个控制单元(C2)，此控制单元为了求出基准电位(VREF)首先导电地接通第三(BL2)和第四(/BL2)位线的两个基准存储单元(RC)的选择晶体管(T)，并且随后在重新阻断了选择晶体管之后导电地接通第二开关元件(S2)，-具有一个存储单元(M2)，用于存储此时在第三(BL2)和第四(/BL2)位线上产生的基准电位(VREF)，-存储器的分析处理电路(A)具有用于将所存储的基准电位(VREF)与第一(BL1)和第二(/BL1)或第三(BL2)和第四(/BL2)位线的电位比较的一个比较单元(CMP)。
7.集成存储器的运行方法，其中此存储器-具有沿两个位线(BL1，/BL1)排列的存储单元(MC)，-具有带有各一个选择晶体管(T)的两个基准存储单元(RC)，这些基准存储单元是各自经此选择晶体管与位线(BL1，/BL1)之一连接的，-并且具有一个第一开关元件(S1)，经此开关元件位线(BL1，/BL1)互相连接，运行方法具有以下步骤-将不同的状态存储在两个基准存储单元(RC)中，-导电地接通第一开关元件(S1)和两个基准存储单元(RC)的选择晶体管(T)，-和随后为了生成两个位线(BL1，/BL1)上的共同的基准电位(VREF)，在某个时间间隔(Δt)之后阻断选择晶体管(T)，而第一开关元件(S1)继续导电，和平衡两个位线之间的电位差(U1)。
8.按权利要求7的集成存储器，其特征在于，第一开关元件(S1)至迟与选择晶体管(T)同时导电地接通。
全文摘要
存储器具有控制单元(C1),此控制单元为了生成两个位线(BL1,/BL1)上的共同基准电位(VREF)首先导电地接通两个基准存储单元(RC)的第一开关元件(S1)和选择晶体管(T),并且此控制单元在某个时间间隔(Δt)之后,阻断选择晶体管,而第一开关元件继续导电和平衡两个位线之间的电位差值(2U1)。
文档编号G11C11/22GK1274160SQ0011763
公开日2000年11月22日 申请日期2000年5月18日 优先权日1999年5月18日
发明者T·施拉格尔, Z·曼约基, R·埃斯特尔 申请人:因芬尼昂技术股份公司