专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及一种半导体存储器件，更具体来说，涉及一种DRAM (动态随机存取存储器)。
背景技术：
DRAM包括互补位线，其布置成与字线垂直；存储单元，其以 矩阵形式布置在字线和互补位线的交叉处。
图6示出了根据相关技术的DRAM的电路构造的一个示例。如图 6所示，相关的存储器600包括字解码器601和存储单元阵列602。字 解码器601包括驱动字线来选择任意存储单元的字驱动器610。存储单 元阵列602包括与字驱动器610连接的存储单元621、 622和623。
字驱动器610包括由高电势侧字线驱动电压VPP和接地电压GND 驱动的逆变器(inverter) In611、 In612和In613。
如图7所示，逆变器In611、 In612和In613中的每个包括在高电 势侧字线驱动电压VPP和接地电压GND之间串联连接的PMOS晶体 管Pl和NMOS晶体管Nl。随后，控制信号CTRL被输入到PMOS晶 体管Pl和NMOS晶体管Nl的栅极。PMOS晶体管PI的漏极和NMOS 晶体管N1的漏极彼此连接，字线WL1、 WL2禾a WL3中的每个连接到 该节点。例如，在根据控制信号CTRL来写入或读取信息的过程中， 字驱动器610的逆变器In6U向字线WL1输出高电势侧字线驱动电压 VPP。另一方面，在信息的保持中，字驱动器610的逆变器In611向字 线WL1输出接地电压GND。高电势侧字线驱动电压VPP高于电源电 压VDD。逆变器In612和In613也具有与逆变器In611的构造相同的构造。
存储单元621、 622和623分别包括NMOS栅晶体管(gate transistor) Trl、 Tr2和Tr3以及电容器Cl、 C2和C3。例如，栅晶体
管Trl的栅极连接到字线WL1，源极和漏极中的一个连接到位线BLT。 栅晶体管Trl的漏极和源极中的另一个通过电容器C1连接到基准电压 HVDD (VDD/2)。存储单元622和623也具有与存储单元621的构造 相同的构造。
栅晶体管Trl、 Tr2和Tr3的背栅连接到背栅电压源670，其中， 栅晶体管Trl、 Tr2和Tr3的背栅是形成有NMOS晶体管的阱(well)。 注意的是，背栅电压源670的输出电压VBB (下文中被称作VBB)被 设置为低于接地电压GND的负电压。这是因为通过将VBB设置为负 电压，可以增大栅晶体管的漏或源的n区域和阱的p区域之间的耗尽 层以降低p区域和n区域之间的寄生电容，或者可以抑制由于DRAM 的工艺变化导致的晶体管阈值的个体的差异。因此，通过理解的并几 乎被认为是公知知识的是在诸如DRAM的存储器电路构造中，VBB 被设置为低于接地电压GND的负电压。
基于字线WL1的电压，存储单元621将栅晶体管Trl设置为导电 状态，以写入/读取信息。另外，存储单元621将栅晶体管Trl设置为 不导电状态，以保持在电容器C1中存储的电荷。此外，位线BLT连 接到读出放大器630。当栅晶体管Trl处于导电状态时，位线BLT连 接到电容器C1，并且电容器C1的电荷信息通过位线BLT输入到读出 放大器630。存储单元622和623也具有相同的构造。
在诸如DRAM的现今的半导体存储器件中，制造工艺已经被小型 化。由制造工艺的小型化造成的问题是形成DRAM的晶体管的截止 状态(off-state)漏电流增大。随着截止状态漏电流增大，保持在存储 单元的电容器中的电荷容易减少。因此，需要对DRAM频繁地进行刷
新(refresh)操作，这就需要用来来保持所存储的信息的刷新操作。因 此，存在的问题是DRAM的功耗增加。为了解决这个问题，出于抑 制存储单元的漏电流的目的，已经使用了负字线(negative word line) 方法。在负字线方法中，与非被选择的存储单元对应的字线的电势被 设置为低于接地电势GND的负电压VKK。
图8示出了其中与非被选择的存储单元对应的字线的电压被设置 为负电压VKK的负字线方法的电路构造的一个示例。如将从图8所示 的，低电势侧字线驱动电压源860的输出电压(下文中被称作VKK) 被用作包括在字驱动器610中的逆变器的低压侧电源电压。因此，在 存储单元非被选择状态下的字线的电势是低于接地电势GND的负电压 VKK。另一方面，驱动电压VPP被用作存储单元选择状态下的字线的 电势。第2005-135461号(相关技术(1))和第11-031384号(相关 技术(2))日本未审专利申请公开中公开了一种技术，在该技术中， 向存储单元的栅晶体管的背栅施加负电压VBB，并向非被选择的字线 施加负电压VKK。
然而，为了执行写入到存储单元621、 622和623/从存储单元621、 622和623读取的操作，字线(WL1、 WL2、 WL3)的逻辑电平在一定 的周期交替地重复H电平(VPP)和L电平(VKK)。这意味着在每 条字线中的一定周期重复地进行充电和放电。因此，低电势侧字线驱 动电压源860需要在每个周期重复地执行吸收在字线中存储的电荷和 向形成字驱动器610的多个逆变器提供负电压VKK。需要增强低电势 侧字线驱动电压源860的能力。如果上述增强不足够的话，则低电势 侧字线驱动电压源860的负电压的输出沿着正电压的方向逐渐增加， 并变得不稳定，如图9所示。低电势侧字线驱动电压源860连接到与 如图8所示的非被选择的存储单元对应的所有字线。因此，图9所示 的不稳定的电压被传输到与非被选择的存储单元对应的所有字线，这 使得控制栅晶体管的截止漏电流变得不可能的。
如将从图IO所示的栅晶体管的构造所看到的，每条字线与存储单
元的栅晶体管的阱通过栅电容器Cg电容耦合。换言之，在DRAM芯 片中的大量的非被选择的存储单元的栅晶体管的栅和阱通过栅电容器 Cg电容耦合，其中，所述栅和阱是低电势侧字线驱动电压源860和背 栅电压源67(K因此，图9所示的从低电势侧字线驱动电压源860输出 的不稳定电压被作为噪声传输到背栅电压源670。由于该噪声的影响， 导致从背栅电压源670输出的电压VBB从预定电压开始增大或减小。 另外，单元节点的电势也受不利影响。更具体来说，如果对VBB增加 的状态下的存储单元执行写操作且对VBB减小的状态下的存储单元执 行读取操作或刷新操作，则与VBB处于具有预定电压值的稳定条件的 情况相比较，电荷量减少。因此，上述的存储单元导致保持缺陷。另 外，在分离工艺等中复制以上最差的条件并丢弃作为缺陷单元的存储 单元是极其困难的。
为了克服这个问题，提高低电势侧字线驱动电压源860的响应速 度或者增大稳定电容的量来去除波纹是可以有效的。然而，为了提高 低电势侧字线驱动电压源860的响应速度，需要增强产生负电压的负 电荷泵861的电压确定电路的响应，这样就增加了确定电路中的放大 器的功耗。另外，为了增大稳定电容的量来去除波纹，需要增大去耦 电容器的面积。因此，DRAM芯片的功耗或面积增大，这造成了不利 影响。
如上所述，根据相关的半导体存储器件，驱动字线的驱动电压源 到非被选择的存储单元的输出可能是不稳定的。
发明内容
根据本发明一方面的半导体存储器件包括DRAM单元，其中 DRAM单元包括一个晶体管和一个电容器，在该半导体存储器件中， 向晶体管的栅极施加第一电压和第二电压中的一个，第一电压是被选 择电压，第二电压是非被选择电压，第一电压和第二电压之间的电压
差大于电源电压和接地电压之间的电压差，接地电压和电源电压中的 一个更接近于非被选择电压的被施加到晶体管的背栅，而与被选择或 非被选择无关。
根据本发明的半导体存储器件，非被选择的存储单元晶体管的所 有栅电容器执行与电源的稳定电容器的功能相同的功能，其中，电源 向字线施加电势。因此，在根据本发明的半导体存储器件中，可以使 驱动电压源的输出稳定而不需增加另外的电路，其中，驱动电压源驱 动非被选择的存储单元的字线。
从下面结合附图的对某些优选实施例的描述中，本发明的以上和 其它目的、优点和特征将更清楚，在附图中
图l示出了根据实施例的半导体存储器件的电路构造的一个示例； 图2示出了根据实施例的半导体存储器件的简化电路构造的一个
示例；
图3示出了根据实施例的半导体存储器件的操作的时序图的一个
示例；
图4示出了根据实施例的半导体存储器件的栅晶体管的构造的一 个示例；
图5示出了表示相关技术和本发明之间的技术差别的表格的一个
示例；
图6示出了根据相关技术的半导体存储器件的电路构造的一个示
例；
图7示出了根据相关技术的半导体存储器件的逆变器的电路构造 的 一个示例；
图8示出了根据相关技术的半导体存储器件的电路构造的另一示
例；
图9示出了根据相关技术的半导体存储器件的低电势侧字线驱动 电压源的输出特性的一个示例；以及
图io示出了根据相关技术的半导体存储器件的栅晶体管的构造的 一个示例。
具体实施例方式
现在将参照说明性的实施例在此来描述本发明。本领域的技术人 员将认识到，利用本发明的教导可以实现许多替代的实施例，本发明 不限于为了说明目的而示出的实施例。
实施例
现在将参照附图来详细描述应用了本发明的特定实施例。图1示 出了根据本实施例的半导体存储器件的电路构造的一个示例。图2示 出了图1所示的半导体存储器件的简化电路构造的一个示例，并示出 了重点只放在字驱动器的逆变器和存储单元之间的连接关系的构造
图。注意的是，本实施例是本发明应用于DRAM 100的实施例。
如图1所示，DRAM 100包括字解码器110、单元阵列120、输出 接地电压GND的接地端170和输出电源电压VDD的电源电压端190。
字解码器no包括字驱动器iii、输出正电压vpp的高电势侧字线
驱动电压源180和输出负电压VKK的低电势侧字线驱动电压源160。
字驱动器111包括逆变器Inlll、 Inll2和In113。逆变器Inlll、 Inl12和Inl13中的每个向字线WL1、 WL2和WL3输出VPP或VKK
作为字选择信号或字未选择信号。另外，如图2所示，逆变器Inlll 包括在高电势侧字线驱动电压源180 (输出电压是正电压VPP)和低电 势侧字线驱动电压源160 (输出电压是负电压VKK)之间串联连接的 PMOS晶体管Pl和NMOS晶体管Nl。控制信号CTRL输入到PMOS 晶体管P1和NMOS晶体管N1的栅极。另外，PMOS晶体管P1和NMOS 晶体管Nl的漏极在公共节点连接在一起，并且字线WL1连接到该节 点。
例如，当根据控制信号CTRL将信息写入到存储单元/从存储单元 读取信息时，图2中的字驱动器111的逆变器Inlll将VPP作为字选 择信号施加到字线WL1。另一方面，在该信息的保持中，字驱动器111 的逆变器Inlll向字线WL1施加VKK。因此，随后描述的施加到存储 单元的栅晶体管的栅极的电压的大小对应于VPP和VKK之间的电压 差。该电压差大于电源电压VDD和接地电压GND之间的差。虽然图 2只示出了逆变器InlU和存储单元121之间的关系，但是逆变器In112 和存储单元122之间的关系以及逆变器Inll3和存储单元123之间的关 系也是相同的。应该注意的是，存储单元122连接到位线BLB。
单元阵列120包括存储单元121、 122和123。存储单元121、 122 和123中的每个分别连接到字线WL1、 WL2和WL3中的每个，并连 接到互补位线对BLT (正(True))和BLB (反(Bar))。存储单元 121、 122和123分别包括由NMOS晶体管形成的栅晶体管Trl、 Tr2 和Tr3以及电容器C1、 C2和C3。存储单元121的栅晶体管Trl具有 栅极，其连接到字线WL1;漏极和源极中的一个，其连接到位线BLT; 漏极和源极中的另一个，其通过电容器Cl连接到基准电压HVDD
(VDD/2)。存储单元122的栅晶体管Tr2具有栅极，其连接到字线 WL2;漏极和源极中的一个，其通过电容器C2连接到基准电压HVDD
(VDD/2);漏极和源极中的另一个，其连接到位线BLB。存储单元 123的栅晶体管Tr3具有栅极，其连接到字线WL3;漏极和源极中 的一个，其连接到位线BLT;漏极和源极中的另一个，其通过电容器 C3连接到基准电压HVDD (VDD/2)。基于每条字线的电压，每个存 储单元将栅晶体管设置为导电状态，以从位线BLT或BLB读取信息或 者将信息写入位线BLT或BLB。另外，每个存储单元将栅晶体管设置 为非导电状态，以保持电容器中存储的电荷。栅晶体管Trl、 Tr2和Tr3 的背栅连接到公共接地端170。
接地端170是与包括本实施例的DRAM 100的器件的封装等连接 的端子，是形成DRAM 100的电路的基准电势点(接地电压GND)。
更优选地，调节接地端170，以输出OV的电压作为基准电势点。接地
端170需要被设计成具有充分低的阻抗，以在稳定状态下操作电路。
如上所述，接地端170连接到栅晶体管Trl、 Tr2和Tr3的背栅。 通常，当通过多层衬底来构造DRAM时，通过具有与DRAM芯片的尺 寸基本相同尺寸的网型布线来形成一个层，该网型布线被用作从每个 晶体管的背栅到接地端170的布线。因此，从每个晶体管的背栅到接 地端170的布线的总电容足够的大。因此，即使一些噪声添加到基准 电势点(接地电压GND)，该布线电容也作为稳定电容器以相同的方 式来作用；所以，几乎不受噪声的影响。因此，栅晶体管Trl、 Tr2和 Tr3的背栅的电压被保持为OV的基准电势。
读出放大器130连接到互补位线BLT和BLB。读出放大器130根 据读出放大器控制信号SE来放大互补位线BLT和BLB的电势差，并 输出被放大的电势差。
均衡器140连接到互补位线BLT和BLB，并根据均衡器控制信号 PDL将互补位线BLT和BLB的电压设置为例如HVDD (VDD/2)。
列选择器150根据列选择信号Y来连接互补位线BLT和BLB与 公共位线(未示出)。列选择器150向公共位线传输被读出放大器130 放大的互补位线BLT和BLB的信息，或者向互补位线BLT和BLB传 输公共位线的信息。
低电势侧字线驱动电压源160向字驱动器111提供低于接地电压 GND的负电压VKK (广义的第二电压)。低电势侧字线驱动电压源 160包括负电荷泵161，其中，负电荷泵161产生低于接地电压GND 的负电压VKK。负电荷泵161连接到电源电压端190并利用电源电压 VDD来压低电压以产生负电压VKK。例如，当存储单元121的信息被 保持时，从字驱动器111的逆变器Inlll向字线WL1输出VKK。低于接地电压GND的VKK电压被施加到与非被选择的存储单元对应的字 线。这是因为通过向栅极施加负电压，可以防止由于伴随着制造工艺 的小型化的栅晶体管的截止状态漏电流所导致的保持在电容器中的电 荷外流。
高电势侧字线驱动电压源180向字驱动器111提供高于电源电压 VDD的正电压VPP(广义的第一电压)。高电势侧字线驱动电压源180 包括正电荷泵181，其中，正电荷泵181产生高于电源电压VDD的正 电压VPP。正电荷泵181连接到电源电压端190，并利用电源电压VDD 将电压升压以产生正电压VPP。例如，当输出存储单元121的信息时， 从字驱动器111的逆变器Inlll向字线WL1输出正电压VPP。高于电 源电压VDD的VPP电压被施加到与选择存储单元对应的字线。这是 因为可以完全地开启栅晶体管Trl的栅极，从而可靠地向位线BLT传 输由电容器C1保持的信息。
在本实施例中，为了简便起见，存储单元沿着行方向布置成三行 并沿着列方向布置成一列。然而，也可以沿着列方向和行方向增加存 储单元的数量，从而以矩阵形式布置存储单元。在这种情况下，选择 每个列单元中的多个存储单元的列选择器的数量、与选择每个行单元
中的多个存储单元的字线对应的逆变器的数量和与传输每个存储单元 的信息的互补位线对对应的均衡器和读出放大器的数量需要根据存储 单元的数量而被增加。
图3示出了表示图1中的DRAM 100的操作的时序图。将对其中 H电平信息存储在存储单元121中(电荷存储在电容器Cl中)且保持 的信息被读取出的情况进行描述。
在时间tl之前，从字驱动器111的逆变器Inlll向字线WL1施加 负电压VKK作为字选择信号。因此，存储单元121的栅晶体管Trl截 止，使得电容器Cl和字线WL1不连接。互补位线对BLT和BLB的
电压被均衡器140预先充至HVDD (VDD/2)。
在时间tl，根据输入到逆变器Inlll的控制信号CTRL,字选择信 号被升压为H电平。简言之，从逆变器Inlll施加到字线WL1的电压 是VPP。因此，存储单元121的栅晶体管Trl导通，电容器Cl和字线 WL1连接在一起。因此，存储单元121的栅晶体管Trl导通且电容器 CI和字线WL1相连接，因此，电容器CI保持的电荷被释放到位线 BLT (正)，且位线BLT的电势从基准电压HVDD (VDD/2)开始上 升。
接着，在时间t2，读出放大器控制信号SE升压，以操作读出放大 器130。因此，互补位线BLT和BLB之间的电势差被放大。
在时间t3，列选择信号Y被升压并被输入到列选择器150。然后， 列选择器的栅晶体管导通，从而将互补位线对BLT、 BLB与公共位线 对连接。因此，互补位线对BLT和BLB的信息被输出到公共位线对。
接着，在时间t4，根据输入到逆变器Inlll的控制信号CTRL，字 选择信号被降低至L电平。因此，从逆变器Inlll施加到字线WL1的 电压再次为VKK。因此，存储单元121的栅晶体管Trl再次截止，从 而使电容器C1和字线WL1不连接。电容器C1的电荷已经被重新充入。 同时，读出放大器控制信号SE和列选择信号Y降压，并且读出放大器 130和列选择器150停止操作。
在时间t5，均衡器控制信号PDL升压，均衡器140开始操作。互 补位线对BLT和BLB的电压被均衡器140再次充至HVDD(VDD/2)。
在时间t6，状态与时间U之前的状态相同，完成了读取操作。已 经对读取存储单元121中保持的信息的情况进行了以上描述。近似的 操作也在其它存储单元中进行。
正如从以上操作中清楚所示地，当读取保持在存储单元中的信息 时或者当信息被写入存储单元时，存储单元的栅晶体管导通或截止，
每条字线的电势频繁地重复H电平(正电压VPP)和L电平(负电压 VKK)。这意味着对每条字线的充电和放电的操作是重复的。因此， 如相关技术所描述的，通过负电荷泵等形成的低电势侧字线驱动电压 源160等的能力需要增强。另外，由于功能为寄生电容的存储单元的 栅晶体管的栅电容器造成的串扰，导致由字线的充电和放电造成的噪 声会对栅晶体管的背栅恻产生影响。
现在，图4示出了例如，根据本实施例的图1中的存储单元121 的栅晶体管Trl的构造的示意图的一个示例。如图4所示，栅晶体管的 P阱(背栅)连接到接地端170 (接地电压GND)。在附图中Cg表示 栅晶体管的栅电容器，Cs表示存储单元的电容器，Rw表示阱电阻器， Rs表示布线电阻器。
如上所述，当栅晶体管的背栅连接到接地端170(接地电压GND) 时，状态可以与例如，当图6所示的相关技术中的背栅电压源670的 输出电压被设置为接地电压GND时极度增强的电压输出能力的情况相 同。注意的是，这里的电压输出能力意味着向为负载等的电路提供预 定电压的能力。因此，在这种情况下， 一端连接到接地端170的栅电 容器Cg功能为对抗低电势侧字线驱动电压源160的噪声的稳定电容 器。如上所述，在相关技术中，栅电容器Cg功能为寄生电容，其中， 该寄生电容造成由于噪声导致的对背栅电压源670的串扰。然而，在 本实施例中，得到了完全不同的结果。另外，稳定电容器的总量包括 DRAM中的非被选择的存储单元的栅晶体管的所有栅电容器Cg。由此， 由于存储单元的数量增大，电容相对于噪声变得足够大。
因此，在本实施例中，存储单元的栅晶体管的背栅连接到接地端 170，从而使得可以消除噪声对低电势侧字线驱动电压源160的影响。
另外，由于与相关技术不同，不需要提供背栅电压源670和稳定电容
器，因此可以减小DRAM芯片的面积。此外，由于不需要背栅电压源 670的电源电路的电流，因此可以减小DRAM的备用电流。
在本实施例中，施加到存储单元的栅晶体管的背栅的电压被升压 至接地电压以代替负电压，这样可能会引起问题。然而，由于伴随着 近来高精度的制造技术或制造工艺的小型化带来的诸如耐压的问题， 导致背栅的偏压VBB自身趋于降低。例如，偏压VBB是大约-0.3V。 因此，即使当背栅的偏压有所增加时，相对于抑制如相关技术所述的 工艺变化导致的晶体管阈值的个体的差别的效果，几乎没有造成问题 的可能性。另外，为了降低n区域和p区域的结的耐压负载，需要采 用接地电压而不是负电压作为VBB，其中，电容器连接到n区域，p 区域形成图4所示的区域401中的阱。
现在，图5示出了表示相关技术的技术转变的简单表格。相关技 术(1)已经被长时间地采用。该技术没有被充分地小型化。存储单元 的非被选择的字线的电势是接地电压GND，且负电压VBB被应用为存 储单元的栅晶体管的背栅的偏压。在相关技术(2)中，制造工艺等于 或小于大约90nm，负电压VKK被应用为存储单元的非被选择的字线 的电势，与相关技术(1)相同地，负电压VBB被应用为背栅的偏压， 以降低栅晶体管的漏电流。然而，在相关技术(2)中，VBB的大小小 于相关技术(1)的大小。在本发明中，负电压VKK被应用为存储单 元的非被选择的字线的电势，且背栅的偏压被设置为接地电压GND。 已经在以上描述了通过将背栅的偏压设置为接地电压而实现的效果。
基于相关技术的背景，广为理解的是，负电压被应用为背栅的偏 压。随后，为了对应于制造工艺的小型化，存储单元的非被选择的字 线的电势被设置为负电压VKK，其中，制造工艺的小型化造成了如上 所述的噪声问题。根据本发明实施例的DRAM将栅晶体管的背栅连接 到接地电源，这使得可以解决如上所述的噪声问题。另外，即使当背
栅从负电压变为接地电压时，也不造成问题。因此，本发明的实施例
在形成DRAM的过程中是高度有效的。
注意的是，本发明不限于以上的实施例，而是可以在本发明的范
围内适当地改变。例如，形成存储单元的栅晶体管的NMOS晶体管可 以被变成PMOS晶体管。在该情况下，应该注意的是，电压的相对关 系与采用了 NMOS晶体管的情况基本上相反。例如，施加到所选择的 字线的电压变成负电压VKK，施加到非被选择的字线的电压变成正电 压VPP，施加到背栅的电压变成电源电压VDD。与存储单元的电容器 连接的HVDD (VDD/2)没有变化。
本发明可以应用于向与诸如SRAM的存储器中的非被选择的存储 单元对应的字线输出负电压的半导体存储器件。
另外，以上已将本实施例描述为具有在内部升压电路中产生高于 VDD的电压的构造。然而，本发明不限于该实施例，而是可以从存储 器的外部输入高电压和VDD。
虽然在以上的实施例中位线的预充电电平被设置为HVDD或 VDD/2，但是电压可以是低于HVDD的任意值，以提高保持特性。
清楚的是，本发明不限于以上的实施例，而是在不脱离本发明的 范围和精神的情况下可以进行更改和变化。
权利要求
1. 一种包括DRAM单元的半导体存储器件，所述DRAM单元包括一个晶体管和一个电容器，其中，第一电压和第二电压中的一个被施加至所述晶体管的栅极，所述第一电压为被选择电压，所述第二电压为非被选择电压，所述第一电压和所述第二电压之间的电压差大于电源电压和接地电压之间的电压差，以及所述接地电压和所述电源电压中的一个更接近于所述非被选择电压的电压被施加到所述晶体管的背栅，而与被选择或非被选择无关。
2. 根据权利要求1所述的半导体存储器件，其中，所述晶体管是 NMOS晶体管。
3. 根据权利要求2所述的半导体存储器件，其中， 所述第一电压是高于所述电源电压的正电压，以及 所述第二电压是低于所述接地电压的负电压。
4. 根据权利要求1所述的半导体存储器件，其中，所述晶体管是 PMOS晶体管。
5. 根据权利要求4所述的半导体存储器件，其中， 所述第一电压是低于所述接地电压的负电压，以及 所述第二电压是高于所述电源电压的正电压。
6. 根据权利要求3所述的半导体存储器件，其中，通过正电荷泵 将所述正电压升压，通过负电荷泵将所述负电压降压。
7. 根据权利要求1所述的半导体存储器件，其中，包括在所述电 容器中的两个节点中的没有与所述晶体管连接的节点的电势是处于所述电源电压和所述接地电压之间的中间电势。
8. —种半导体存储器件，包括 多条字线；字解码器，所述字解码器向所述字线提供电压； 多条位线；单元晶体管，所述单元晶体管连接到所述字线和所述位线；以及 单元电容器，所述单元电容器连接到所述单元晶体管，其中， 所述字解码器以第一电压差来解码被选择字线和非被选择字线，其中，所述第一电压差大于电源电压和接地电压之间的电压差，以及 所有的所述单元晶体管的背栅均耦合到电源线，其中所述电源线用于提供所述接地电压和所述电源电压中的一个更接近于所述非被选择字线的电压的电压。
9. 根据权利要求8所述的半导体存储器件，其中，第一电压和第 二电压被输入到所述字解码器从而产生所述第一电压差，所述第一电 压高于所述电源电压，所述第二电压低于所述接地电压。
10. 根据权利要求9所述的半导体存储器件，包括用于产生所述 第一电压的正电荷泵。
11. 根据权利要求9所述的半导体存储器件，包括用于产生所述第二电压的负电压泵。
12. —种半导体存储器件，包括 多条字线；字解码器，所述字解码器向所述字线提供被选择电压和非被选择电压；多条位线；单元晶体管，所述单元晶体管连接到所述字线和所述位线；以及单元电容器，所述单元电容器连接到所述单元晶体管，其中， 所有的所述单元晶体管的背栅均被提供有接地电压和电源电压中 的一个更接近于所述非被选择电压的电压，以使得所述单元晶体管中 的非被选择的单元晶体管具有用以稳定所述非被选择电压的稳定电容。
全文摘要
根据本发明的一个方面的半导体存储器件包括DRAM单元，该DRAM单元包括一个晶体管和一个电容器，在该半导体存储器件中，第一电压和第二电压中的一个被施加于所述晶体管的栅极，其中，第一电压为被选择电压，第二电压为非被选择电压，所述第一电压和所述第二电压之间的电压差大于电源电压和接地电压之间的电压差，并且接地电压和电源电压中的一个更接近于非被选择电压的电压被施加到所述晶体管的背栅，而与被选择或非被选择无关。
文档编号G11C11/408GK101388243SQ200810160810
公开日2009年3月18日 申请日期2008年9月16日 优先权日2007年9月13日
发明者中川敦, 高桥弘行 申请人:恩益禧电子股份有限公司