专利名称：具有输出延迟调整的串联存储器系统的制作方法
技术领域：
本发明总地涉及具有一组串联存储器装置的固态存储器系统。
背景技术：
传统的NAND闪存系统使用大量的用于命令、寻址和数据传输操作的并行信号。这是配置存储器系统的非常普遍的方式并且导致非常快速的系统操作。这对于诸如DRAM (动态随机存取存储器)、SRAM(静态随机存取存储器)的随机存取存储器装置尤其如此。由于需要将大量的并行信号传送到存储器系统中的每一个存储器装置，所以该方法带来了些问题。系统电源也必须具有较高的容量，以为并行信号输送较高的峰值功率。通过使用较高的运行频率，可以直接增加传统NAND闪存的写和读的吞吐量。例如，当前大约 40MHz的运行频率(对于NAND闪存中的tRC，其等于25ns)可以增加到大约100至200MHz。 虽然这种方法显得直截了当，但是在如此高的频率下信号质量会有显著问题，这就对传统 NAND闪存的运行频率设置了实际应用上的限制。特别地，传统NAND闪存使用一组并行输入/输出(I/O)引脚与其他元件通信，根据期望的字配置，所述引脚数量为8或者16，用于接收命令指令、接收输入数据和提供输出数据。这通常被称作并行接口。高速运行将会导致众所周知的诸如串扰、信号偏移和信号衰减的通信变差效应，从而降低信号质量。上述并行接口使用大量引脚来读取和写入数据。 随着输入引脚和线路数量的增加，许多不期望的效应也在增加。这些效应包括码间干扰、信号偏移和串扰。为了解决一些这样的问题，提供了具有一组连接成环的存储器装置的数个串联系统配置。这些包括“Multiple Independent Serial Link Memory”(US20070076479A1)、 "Daisy Chain Cascading Devices" (US20070109833A1) ,"Memory with Output Control，，(US20070153576A1)、"Daisy chain cascade configuration recognition technique，， (US2007233903A1)禾口 “ Independent Link and Bank Selection" (US2007143677A1)，这些申请的发明人均与本发明的相同，在此通过引用全部包含在本发明中。这些系统通常具有串行输入/输出数据引脚，以及分别用于启用和禁用串行输入端口和串行输出端口以提供具有最大灵活性的串行数据通信的存储器控制器的2 个控制信号。一些这样的存储器系统配置采用用于系统时钟分布的共享总线拓扑，其被称为“共享时钟系统”或者“多点时钟系统”。一些这样的架构使用在每个存储器芯片中具有 DLL(延迟锁定环)或者PLL(锁相环)的点对点串联时钟架构，以同步每个存储器装置中的 2个时钟信号，其中一个是从前一装置或控制器接收的输入时钟，另一个是递送到下个装置的输出时钟。
发明内容
根据一个广义方面，本发明提供了一种用在多个串联从装置的从装置中的方法， 该方法包括从主装置接收指定对时钟占空比进行调整的命令；接收输入时钟信号；根据所述命令从所述输入时钟信号产生经占空比校正的时钟信号；输出所述经占空比校正的时
钟信号。在一些实施例中，从装置是存储器装置，且主装置是存储器控制器。在一些实施例中，该方法进一步包括从主装置接收指定所述从装置如何调整将被应用到由所述从装置输出的至少一个信号的延迟的命令；接收至少一个输入信号，所述至少一个输入信号至少包括所述输入时钟信号；对于至少一个输入信号的每一个根据所述命令产生所述输入信号的延迟形式；输出所述输入信号的所述延迟形式，所述输入时钟信号的所述延迟形式包括所述经占空比校正的时钟信号的延迟形式。在一些实施例中，从主装置接收指定对时钟占空比进行调整的命令包括接收包括命令标识符的命令，该命令标识符标识所述命令为占空比校正命令，所述命令还包括指示如何调整占空比的数据。在一些实施例中，接收命令进一步包括接收指示用作从装置的哪个装置将执行所述命令的装置地址。在一些实施例中，该方法进一步包括如果所述命令具有匹配所述从装置的装置地址的装置地址，则根据所述命令执行产生所述经占空比校正的时钟信号的步骤；如果所述命令具有是广播装置地址的装置地址，则根据所述命令执行产生所述经占空比校正的时钟信号的步骤。在一些实施例中，产生经占空比校正的时钟信号包括a)从所述输入时钟信号产生半频率的时钟信号；b)用多个延迟中所选择的一个来延迟所述半频率的时钟信号以产生延迟的半频率时钟信号；C)组合所述半频率时钟信号和所述延迟的半频率时钟信号以产生所述经占空比校正的时钟信号。在一些实施例中，指示如何调整所述占空比校正的所述数据包括所述多个延迟中所选择的一个的指示。根据另一广义的方面，本发明提供了一种用在包括主装置和多个串联的从装置的存储器系统中的方法，所述从装置包括至少第一从装置和最后的从装置，所述方法包括在主装置中a)输出用作所述第一从装置的输入时钟信号的第一时钟信号；b)接收第二时钟信号，其是所述最后的从装置的输出时钟信号；c)产生与所述第二时钟信号的占空比相关的占空比校正命令并且输出所述占空比校正命令；在所述多个串联从装置的第一从装置中a)从所述主装置接收所述第一时钟信号，作为所述第一从装置的所述输入时钟信号； b)从所述输入信号产生输出时钟信号；在所述多个串联从装置的每一个其它从装置中a) 接收前一从装置的输出时钟信号，作为从装置的输入时钟信号；b)从所述输入时钟信号产生输出时钟信号；在用作从装置的多个串联装置的至少一个的每一个中a)接收所述占空比校正命令；b)根据所述占空比校正命令从所述输入时钟信号产生经占空比校正的时钟信号；c)输出所述经占空比校正的时钟信号，作为所述从装置的输出时钟信号；在一些实施例中，每个从装置是存储器装置，且主装置是存储器控制器。在一些实施例中，该方法进一步包括在主装置中a)输出至少一个输出信号，所述至少一个输出信号包括所述第一时钟信号，用作所述第一从装置的输入时钟信号；b)接收第二时钟信号，其是所述最后的从装置的输出时钟信号；c)确定所述第一时钟信号和所述第二时钟信号之间的相位偏差量；d)产生与所述第一时钟信号和所述第二时钟信号之间的相位偏差相关的输出延迟调整命令并且输出所述输出延迟调整命令。在一些实施例中，产生与所述第二时钟信号的占空比相关的占空比校正命令并且输出所述占空比校正命令包括产生用于由所述多个串联从装置的任意指定的一个来执行的占空比校正命令。在一些实施例中，产生与所述第二时钟信号的占空比相关的占空比校正命令并且输出所述占空比校正命令包括产生用于由所有所述多个串联从装置来执行的占空比校正命令。在一些实施例中，接收所述占空比校正命令包括接收包括命令标识符的命令，该命令标识符标识所述命令为占空比校正命令，且包括指示如何调整占空比的数据。在一些实施例中，产生经占空比校正的时钟信号包括a)从所述输入时钟信号产生半频率的时钟信号；b)用多个延迟中所选择的一个来延迟所述半频率的时钟信号以产生延迟的半频率时钟信号；c)组合所述半频率时钟信号和所述延迟的半频率时钟信号以产生所述经占空比校正的时钟信号。 在一些实施例中，所述指示如何调整所述占空比校正的数据包括所述多个延迟中所选择的一个的指示。根据另一个广义方面，本发明提供了一种用在包括多个串联从装置的结构中的从装置，该从装置包括命令输入，用于从主装置接收指定对占空比进行调整的命令；时钟输入，用于接收输入时钟信号；占空比校正电路，用于根据控制命令从所述时钟输入产生经占空比校正的时钟信号；时钟输出，用于输出所述经占空比校正的时钟信号。在一些实施例中，所述从装置是存储器装置。在一些实施例中，所述命令输入还用于从所述主装置接收指定对输出延迟调整的命令；输出延迟调整电路用于根据所述命令从所述经占空比校正的信号产生延迟的时钟信号；其中所述用于输出所述经占空比校正的时钟信号的时钟输出输出所述延迟的时钟信号。在一些实施例中，该从装置进一步包括命令处理电路，用于处理所述命令，其中所述命令包括标识所述命令为占空比校正命令的命令标识符；和指示如何调整占空比的数据。在一些实施例中，该从装置进一步包括装置地址寄存器；其中所述命令进一步包括指示哪个从装置执行所述命令的装置地址，如果所述装置地址匹配所述装置地址寄存器的内容则所述从装置被配置为执行所述命令。在一些实施例中，该占空比校正电路包括a)时钟分频器电路，用于从所述输入时钟信号产生半频率的时钟信号；b)延迟电路，用于由多个延迟中所选择的一个来延迟所述半频率的时钟信号以产生延迟的半频率时钟信号；c)组合器，用于组合所述半频率时钟信号和所述延迟的半频率时钟信号以产生所述经占空比校正的时钟信号。在一些实施例中，该延迟电路包括M个单位延迟元件，M>= 2，该占空比校正电路进一步包括N至M解码器，用于将在N个输入线路上接收的信号解码为在延迟所述半频率时钟信号以产生延迟的半频率时钟信号中有效的所述单位延迟元件的个数的选择，N > = 1。根据又一广义方面，本发明提供了一种系统，包括用作根据权利要求13的从装置的多个串联装置，所述多个串联装置包括至少第一从装置和最后的从装置；连接到所述第一从装置和所述最后的从装置的主装置；所述主装置配置为输出用作所述第一从装置的输入时钟信号的第一时钟信号；时钟输入，用于接收第二时钟信号，所述第二时钟信号是所述最后的从装置的输出时钟信号；用于确定所述第二时钟信号的占空比的占空检测器；命令发生器，用于产生指定对与所述第二时钟信号的占空比相关的时钟占空比进行调整的占空比校正命令；其中，用作从装置的所述多个串联装置的第一从装置a)从所述主装置接收所述第一时钟信号，作为所述第一从装置的所述输入时钟信号；b)从所述输入时钟信号产生输出时钟信号；其中，用作从装置的所述多个串联装置的每个其它从装置a)接收前一从装置的输出时钟信号，作为该从装置的输入时钟信号；b)从所述输入时钟信号产生输出时钟信号；其中所述多个串联从装置的至少一个a)接收所述占空比校正命令；b)根据所述控制命令产生经占空比校正的时钟信号；c)输出所述经占空比校正的时钟信号，作为所述从装置的输出时钟信号.在一些实施例中，所述系统是存储器系统，每个从装置是存储器装置，所述主装置是存储器控制器。在一些实施例中，该存储器系统还包括鉴相器，用于确定所述第一时钟信号和所述第二时钟信号之间的相位偏差量；其中，所述命令发生器还产生与相位偏差量相关的输出延迟调整命令；其中，在所述多个串联从装置的第一从装置a)从所述主装置接收所述第一时钟信号，作为所述第一从装置的所述输入时钟信号；b)从所述输入时钟信号产生输出时钟信号；其中，在所述多个串联从装置的每一个其它从装置a)接收前一从装置的输出时钟信号，作为从装置的输入时钟信号；b)从所述输入时钟信号产生输出时钟信号；其中所述多个串联从装置的至少一个a)接收所述输出延迟调整命令；b)通过根据所述控制命令延迟所述装置的输入时钟信号来产生所述装置的输出时钟信号。在一些实施例中，所述命令发生器被配置为产生与所述第二时钟信号的占空比相关的占空比校正命令，以及通过产生用于由用作从装置的所述多个串联装置的指定一个来执行的占空比校正命令来输出所述占空比校正命令。在一些实施例中，所述命令发生器被配置为产生与所述第二时钟信号的占空比相关的占空比校正命令，以及通过产生用于由用作从装置的所有所述多个串联装置来执行的占空比校正命令来输出所述占空比校正命令。在一些实施例中，接收所述占空比校正命令包括接收包括命令标识符的命令，该命令标识符标识所述命令为占空比校正命令，且包括指示如何调整占空比的数据。根据一个广义的方面，本发明提供一种用在多个串联从装置的从装置中的方法， 该方法包括从主装置接收指定所述从装置如何调整将被应用到由所述从装置输出的至少一个信号的延迟的命令；接收至少一个输入信号，所述至少一个输入信号至少包括输入时钟信号；对于至少一个输入信号的每一个根据所述命令产生所述输入信号的延迟形式； 输出所述输入信号的所述延迟形式。在一些实施例中，从装置是存储器装置，且主装置是存储器控制器。在一些实施例中，所述方法包括输出数据输出信号；其中至少一个输入信号包括数据输入信号并且其中输出所述数据输入信号的延迟形式作为输出所述数据输出信号的部分来执行，使得a)有时，数据输出信号是数据输入信号的所述延迟形式；b)有时，数据输出信号是根据命令将延迟应用到从装置本地产生的信号之后从装置本地产生的信号的延迟形式。在一些实施例中，从主装置接收指定对应用到从装置输出的至少一个信号的延迟的调整的命令包括接收包括标识所述命令为输出延迟调整命令的命令标识符的命令，所述命令还包括指示如何调整所述延迟的数据。在一些实施例中，接收命令进一步包括接收指示用作从装置的哪个装置将执行所述命令的装置地址。在一些实施例中，所述方法还包括对于至少一个输入信号的每一个，如果所述命令具有匹配所述从装置的装置地址的装置地址，执行根据所述命令产生所述输入信号的延迟形式的步骤；对于至少一个输入信号的每一个，如果所述命令具有是广播装置地址的装置地址，执行根据所述命令产生所述输入信号的延迟形式的步骤。在一些实施例中，对于每个输入信号，产生所述输入信号的延迟形式包括a)用多个延迟中所选择的一个来延迟所述输入信号以产生所述输入信号的延迟形式。在一些实施例中，所述指示如何调整所述延迟的数据包括所述多个延迟中所选择的一个的指示。在一些实施例中，所述多个输入信号包括时钟信号；命令选通信号；数据选通信号；包括命令和数据的数据信号。根据另一个广义的方面，本发明提供了一种用在包括主装置和用作从装置的多个串联装置的存储器系统中的方法，所述从装置包括至少第一从装置和最后的从装置，所述方法包括所述主装置中a)输出至少一个输出信号，所述至少一个输出信号包括第一时钟信号，用作所述第一从装置的输入时钟信号；b)接收第二时钟信号，其是所述最后的从装置的输出时钟信号；C)确定所述第一时钟信号和所述第二时钟信号之间的相位偏差量； d)产生与所述第一时钟信号和所述第二时钟信号之间的相位偏差量相关的输出延迟调整命令并且输出所述输出延迟调整命令。在一些实施例中，每个从装置是存储器装置，且主装置是存储器控制器。在一些实施例中，所述方法进一步包括在用作从装置的所述多个串联装置的第一从装置中a)从所述主装置接收所述至少一个输出信号，作为所述第一从装置的相应的至少一个输入信号；b)对于每个输入信号，基于所述输入信号产生输出信号；在用作从装置的所述多个串联装置的每个其它从装置中a)接收前一从装置的输出信号，其对应于所述从装置的至少一个输入信号；b)对于每个输入信号，基于所述输入信号产生输出信号； 在所述至少一个从装置中，a)接收所述输出延迟调整命令；并且b)通过根据所述输出延迟调整命令产生所述输入信号的延迟形式来产生所述输出信号。在一些实施例中，所述方法进一步包括其中所述主装置的所述至少一个输出信号包括多个输出信号。在一些实施例中，产生延迟调整命令包括产生用于由所述多个串联的从装置中的特定一个执行的延迟调整命令。在一些实施例中，产生延迟调整命令包括产生用于由所有所述多个串联的从装置执行的延迟调整命令。在一些实施例中，根据所述输出延迟调整命令产生所述输入信号的延迟形式包括产生用多个延迟中所选择的一个来延迟的所述输入信号的延迟形式。在一些实施例中，产生延迟调整命令包括产生包括命令标识符的命令，该命令标识符标识所述命令为输出延迟调整命令，且包括指示如何调整延迟的数据。在一些实施例中，所述指示如何调整延迟的数据包括所述多个延迟中所选择的一个的指示。在一些实施例中，所述方法进一步包括所述主装置输出输出延迟调整命令，所述输出延迟调整命令通过每次在一个从装置中增加一个延迟一单位延迟元件来调整延迟，直到所述相位偏差是可接受的。在一些实施例中，所述多个输入信号包括时钟信号；命令选通信号；数据选通信号；包括命令和数据的数据信号。根据另一个广义的方面，本发明还提供了一种用在包括多个串联从装置的结构中的从装置，所述从装置包括命令输入，用于从主装置接收指示如何执行输出延迟调整的命令；时钟输入，用于接收输入时钟信号；输出延迟调整电路，用于根据所述命令从所述时钟输入产生延迟的时钟信号；时钟输出，用于输出延迟的时钟信号。在一些实施例中，所述从装置是存储器装置。在一些实施例中，所述从装置包括命令处理电路，用于处理所述命令，其中所述命令包括标识所述命令为输出延迟调整命令的命令标识符，并且包括指示如何调整所述输出延迟的数据。在一些实施例中，所述从装置还包括装置地址寄存器；其中所述命令进一步包括指示哪个从装置执行所述命令的装置地址，如果所述装置标识符匹配所述装置地址寄存器的内容则所述从装置被配置为执行所述命令。在一些实施例中，所述输出延迟调整电路包括对于包括所述输入时钟信号的多个输入信号的每一个，延迟电路用多个延迟中所选择的一个来延迟所述输入信号以产生所述输入信号的延迟形式。在一些实施例中，每个输出延迟电路包括M个单位延迟元件，M>= 2，所述占空比校正电路还包括N至M解码器，用于将在N个输入线路上接收的信号解码为在产生所述输入信号的延迟形式中有效的所述单位延迟元件的个数的选择，N >= 1。根据本发明又一个广义的方面，本发明还提供一种存储器系统，包括多个串联从装置，其包括至少第一从装置和最后的从装置；连接到所述第一从装置和所述最后的从装置的主装置；所述主装置配置为输出用作所述第一从装置的输入时钟信号的第一时钟信号；时钟输入，用于接收第二时钟信号，其是所述最后的从装置的输出时钟信号；鉴相器， 用于确定所述第一时钟信号和所述第二时钟信号之间的相位偏差量；命令发生器，用于产生与相位偏差量相关的输出延迟调整命令；其中，在所述多个串联从装置的第一从装置 a)从所述主装置接收所述第一时钟信号，作为所述第一从装置的所述输入时钟信号；b)从所述输入时钟信号产生输出时钟信号；其中，在所述多个串联从装置的每一个其它从装置 a)接收前一从装置的输出时钟信号，作为从装置的输入时钟信号；b)从所述输入时钟信号产生输出时钟信号；其中所述多个串联从装置的至少一个中a)接收所述输出延迟调整命令；b)根据所述控制命令通过延迟所述装置的输入时钟信号来产生所述装置的输出时钟信号。
在一些实施例中，所述系统是存储器系统，每个从装置是存储器装置，所述主装置是存储器控制器。在一些实施例中，所述命令发生器被配置为产生用于由所述多个串联从装置中的特定一个来执行的输出延迟调整命令。在一些实施例中，所述命令发生器被配置为产生用于由所有所述多个串联从装置来执行的输出延迟调整。在一些实施例中，产生输出延迟调整命令包括产生包括命令标识符的命令，该命令标识符标识所述命令为输出延迟调整命令，且包括指示如何调整输出延迟的数据。提供了用于串联存储器系统的无需DLL或者PLL的时钟占空比校正和/或相位同步化的方法和设备，其通常包括连接成环形结构的存储器控制器和多个存储器芯片。在一些实施例中，存储器控制器具有相位/占空比检测器，用于检测时钟信号遍行整个环后的相位和占空比，且每个存储器装置具有一个或多个控制器可编程延迟线，其被用于调整该时钟的相位和/或占空比。由从该存储器控制器发出的命令进行这些调整，直到该存储器控制器所检测到的相位和占空比是可接受的。此处所描述的方法和设备可以被应用到具有任意种类的半导体集成电路装置的任意种类的半导体集成电路系统，半导体集成电路装置作为相邻装置间具有通用接口的串联结构的从装置。集成电路类型的示例包括中央处理器单元、图形处理单元、显示控制器 IC、磁盘驱动 IC、诸如 NAND 闪速 EEI3ROM, NOR 闪速 EEI3ROM, AND 闪速 EEI^ROM、DiNOR 闪速 EEPR0M,串行闪速 EEI^ROM、DRAM、SRAM、ROM、EPROM、FRAM、MRAM 和 PCRAM 的存储器装置。
图1是具有控制器可编程占空比校正方案的串联存储器系统的系统框图
图2是具有控制器可编程占空比校正方案的存储器装置的框图3是用于占空比校正的可编程延迟线的框图4是控制器可编程占空比校正的时序图5是占空比校正方法的流程图6是写占空比寄存器命令的时序图7是用于输出延迟调整的可编程延迟线的框图8是控制器可编程输出延迟调整的时序图9是执行输出延迟调整的方法的流程图；和
图10是写输出延迟寄存器命令的时序图。
具体实施例方式下面在对本发明具体实施例的详细描述中，将参照作为其中一部分的说明书附图，对本发明可以实施的特定具体实施例进行解释。这些实施例描述的足够详细，以使本领域普通技术人员能够实现本发明，应当理解，也可使用其他实施例，并且可以在不脱离本发明范围的情况下做出逻辑的、机械的、电的和其他改变。因此，下面的详细描述不应理解成限制本发明，并且本发明的保护范围由所附的权利要求确定。在背景技术中所引用的那些存储器系统配置采用用于系统时钟分布的共享总线拓扑，其被称为“共享时钟系统”或者“多点时钟系统”。如果系统时钟被并行地施加到太多的存储器装置并且该时钟信号从时钟源传递太远，则时钟信号的总负载和时钟在存储器系统的物理布局中传递的距离可限制最大运行时钟频率，该时钟源通常是存储器控制器。
背景技术：
中所引用的一些存储器系统配置使用在每个存储器装置中具有DLL或者PLL的点对点串联时钟架构，以同步存储器装置中的两个时钟信号，其中一个是从前一装置或控制器接收的输入时钟，另一个是递送到下个装置的输出时钟。但是，每个存储器装置具有片上DLL或者PLL可导致大量的功耗。使用片上DLL或者PLL，各种芯片到芯片的时钟延迟(由各种互连负载和不同的诸如多芯片堆叠或封装的引线接合负载而导致)通过大量串联装置而积累，且对于系统运行是不可接受的。现在参考图1，示出了采用控制器可编程占空比校正方案的串联存储器系统的系统框图，该串联存储器系统总地标记为101。存储器系统101包括存储器控制器10，作为连接到第一存储器装置100-1的主控装置。存储器装置100-1是包括装置100-1至100-8的一系列从装置的第一个，这些从装置连接成环形结构，最后一个装置100-8连接回到存储器控制器10。在所示示例中，提供了高度多路复用的单向点对点总线架构，以从存储器控制器10将诸如命令、地址和数据的信息传输到存储器装置100-1至100-8。该总线架构包括从存储器控制器10到第一存储器装置100-1的链接90以及每一对相邻存储器装置之间的各个链接，这些包括链接90-1至90-7，以及最后一个存储器装置100-8和存储器控制器10 之间的链接90-8。在所示示例中，每个链接包括由前一装置(存储器控制器10或者存储器装置)输出的一组信号，用于由后面装置接收。每个链接包括前一装置的一组输出端口、后面装置的一组输入端口以及输出端口和输入端口之间的物理互连。为了方便起见，输出端口将以它们输出的信号来命名，输入端口也将以它们接收的信号来命名。在所示示例中，前一装置的信号(和输出端口)被称为CSO (命令选通输出)、DSO (数据选通输出)、Qn (数据输出)、 CK0/CK0# (差分时钟输出信号)。后面装置的相应信号(和输入端口)被称为CSI (命令选通输入)、DSI (数据选通输入)、Dn (数据输入)、CKI/CKI#(差分时钟输入信号)。还可以有另外的端口或信号(例如，CE#(芯片启用)或者RST#(复位)或者供电引脚)，为了更好理解和简化而没有示出。物理互连包括用于差分时钟信号的差分时钟总线S111、S111-1至 S111-8，用于命令选通的S112、S112-1至S112-8，用于数据选通的S113、S113_1至S113-8， 和用于数据的S114、S114-1至S114-8。在一些实施例中，数据输出Qn和数据输入Dn可以具有不同的数据宽度，对于1位链接设置，η = 0 ；对于2位链接设置，η = OU ；对于4位链接设置，η = 0、1、2、3 ；对于8 位链接设置，η = 0、1、2、3、4、5、6、7 ；等等。在一些实施例中，链接的宽度可以通过链接配置寄存器来编程，以利用1个、2个、4个或8个装置封装的有效数据输入和输出引脚。只要这些存储器装置与具有较小或者较大最大链接宽度的装置被编程为使用相同的链接宽度， 上述特征允许它们一起以环形配置运行。参见例如“Switching Method of Link and Bit Width”(WO 2008/070978)，在此通过引用全部包含于此。CKI/CKI#是输入时钟。在CKI的上升沿或者CKI#的下降沿锁存CSI勾划的Dn端口上的命令/地址包。在CKI的上升沿或者0(1#的下降沿锁存由DSI勾划的Dn上的写数据包。
CK0/CK0#是CKI/CKI#的延迟形式的输出时钟。CSO、DSO和Qn信号以CKO的上升沿或者CK0#的下降沿为参考；例如由DSO勾划的Qn上的读数据包在CKO的上升沿或者 CK0#的下降沿被访问。当命令选通输入(CSI)是高时，在CKI的上升沿或者CKI#的下降沿锁存通过Dn 的命令/地址包。命令选通输出(CSO)是CSI的回波信号。它以等待时间tlOL重复CSI转换，在具体实施方案中，等待时间tlOL是以CKO的上升沿或者CK0#的下降沿为参考的2个时钟周期等待时间。2个时钟周期的等待时间是实现细节；更一般地，其可以是适合于给定设计的任意数量的时钟周期。当数据选通输入(DSI)是高，而存储器装置是“读模式”时，其启用读数据输出路径和Qn缓冲器(未示出)。如果DSI是低，Qn缓冲器保持先前存取的数据。当DSI是高而存储器装置是“写模式”时，其启用Dn缓冲器并在CKI的上升沿或者CKI#的下降沿接收写数据包。数据选通输出(DSO)是DSI的回波信号。它以CKO的上升沿或者CK0#的下降沿为参考的等待时间tlOL重复DSI转换。如以上所指出的，tlOL在具体实施方案中是2个时钟周期。数据输入信号Dn(n = 0、l、2、3、4、5、6、或7)携带命令、地址和/或输入数据信息。 如果芯片被配置为“1位链接模式”，DO是唯一有效信号并且在8个时钟周期接收包的一个字节。如果芯片被配置为“2位链接模式”，DO和Dl是有效信号并且在4个时钟周期接收包的一个字节。如果芯片被配置为“4位链接模式”，DO、DU D2和D3是有效信号并且在2 个时钟周期接收包的一个字节。如果芯片被配置为“8位链接模式”，D0、D1、D2、D3、D4、D5、 D6和D7都是有效信号并且在1个时钟周期接收包的一个字节。数据输出信号如(1! = 0、1、2、3、4、5、6、或7)在读操作期间携带输出数据，或忽略在Dn上接收的命令、地址或输入数据。如果芯片被配置为“1位链接模式”，QO是唯一有效信号并且在8个时钟周期递送包的一个字节。如果芯片被配置为“2位链接模式”，QO和Ql 是有效信号并且在4个时钟周期递送包的一个字节。如果芯片被配置为“4位链接模式”， Q0、Q1、Q2和Q3是有效信号并且在2个时钟周期递送包的一个字节。如果芯片被配置为“8 位链接模式”，Q0、Ql、Q2、Q3、Q4、Q5、Q6和Q7都是有效信号并且在1个时钟周期递送包的一个字节。应该清楚地理解，它们所包含的用于相邻装置对和串联的存储器系统之间传输的端口和信号的数量和具体的实现有关，并不必须是图1中所描述的那些。更一般地，在每对相连的装置之间至少传送一个时钟信号。在相连的装置之间还可以传送另外的信号，这些的具体示例已经在上面给出。还要注意，存储器装置的特定数量，图1的示例中的8个，是和具体实现相关的细节。在串联架构中，可以将任意合适数量的装置进行互连。注意，在上下文中的表达“串联”是指存储器装置的串联布置，一个接着另一个，而不是每对相邻装置之间的链接的性质，其在性质上可以是串联或并联。存储器控制器10包括鉴相器11、占空检测器(duty detector) 13和命令发生器 12。在一些实施例中，存储器控制器10仅包括鉴相器11，在这种情况下仅执行输出延迟调整。在一些实施例中，存储器控制器10仅包括占空检测器13，在这种情况下仅执行占空比校正。在一些实施例中，包括鉴相器11和占空检测器13，在这种情况下可以执行输出延迟调整和占空比校正。在下面的详细描述中假定是最后一种情况。鉴相器11和占空检测器 13分别通过信号总线Sll和S12连接到命令发生器12。命令发生器12具有连接到CSO和 Qn端口的输出信号总线S 13，经由这些端口其可以输出命令。存储器控制器10从其端口 CK0/CK0#驱动差分时钟总线，S111，且8个存储器装置 100-1至100-8都通过它们自己的时钟端口 CKI/CKI#以串联流通方式从前一装置的CKO/ CK0#端口接收差分时钟总线。存储器控制器10分别通过其端口 CSO、DSO和Qn驱动3个差分总线S112、S113和S114。第一存储器装置100-1分别通过其端口 CSI、DSI和Dn接收 3个总线S112、S113和S114，且第一存储器装置100-1分别通过其输出端口 CS0、DS0和Qn 以2个时钟周期的等待时间( = tI0L)重新驱动(重复)3个相应的总线S112-1、S113-1和 Sl 14-1。第二存储器装置100-2分别通过其输入端口 CSI、DSI和Dn接收3个总线Sl 12-1、 S113-1和S114-1。将该方法应用到全部的8个存储器装置100-1至100-8，最后的总线 S112-8、S113-8和S114-8分别通过存储器控制器的输入端口 CSI、DSI和Dn连接回到存储器控制器10。在运行中，为了进行占空比校正，占空检测器13监控CKI/CKI#的占空比，CKI/ CKI#是已经通过了环中所有的装置100-1至100-8后的时钟输入。如果占空检测器13从 CKI/CKI#检测到占空比误差，即与期望占空比的占空比偏离，其通过信号总线S 12发出 “Duty_Add”指示占空比短于期望的占空比且应该被延长，或者发出“Duty_Sub”指示占空比长于期望的占空比且应该被缩短。作为响应，命令发生器12产生合适的“写占空比寄存器”命令包。在运行中，为了输出延迟调整，鉴相器11监控CKI/CKI#的相位。如果鉴相器11 检测到CKI/CKI#和CK0/CK0#之间的相位误差(PE)，其通过信号总线Sll发出“PE”信号。 作为响应，命令发生器12产生合适的“写输出延迟寄存器”命令包。命令发生器12根据在Sll和S12所接收的信号发送合适的命令包，并且通过信号总线S13和CSO、Qn端口发送命令信息。现在参考图2，示出了图1的存储器装置100-1至100-8的示例实施方案的框图。 装置总地标记为100，包括存储器核150、命令/地址包逻辑电路130、数据包逻辑电路140、 和占空比校正逻辑电路120。存储器核150根据设计的不同可以是单体的存储单元阵列或者其可以是多体的存储单元阵列。数据包逻辑电路140处理并保存所有必要的数据传输信息。如下面详细描述的，命令/地址包逻辑电路130根据内部控制信号“csi_lat”处理所有通过内部信号“dn_lat”传输的命令指令和/或地址信息。时钟输入处理装置100包括时钟输入接收器102D用于CKI/CKI#，其可以是例如差分型输入缓冲器，以处理差分时钟输入CKI和CKI#。时钟输入接收器102D将CKI/CKI#信号的外部接口电平转换为内部时钟信号“cki_i”的内部逻辑电平。内部时钟信号cki_i可以用于其它内部逻辑电路块以用于不同操作。如将在下面详细描述的，占空比校正逻辑电路120获得内部时钟信号cki_i，并产生经占空比校正的时钟信号clk_dcc。经占空比校正的时钟信号 “clk_dcc”被控制器可编程延迟线PDL2 105D延迟，并且其延迟信号“clk_dcc_d”最后被驱动到输出驱动器块108D的输入端口，输出驱动器块108D输出外部时钟输出信号CK0/CK0#。
命令选通输入处理装置100包括命令选通接收器102A，其根据CSI输入信号产生被缓冲的信号 “csi_i”。被缓冲的信号连接到D型触发器103A的D端口。触发器103A由时钟信号“cki_i”驱动，并且在“cki_i”的每个上升沿锁存“csi_i”信号的状态。将被锁存的信号“csi_lat”提供给命令/地址包逻辑电路130，并且还提供给另一个触发器103E的D 端口，其时钟输入端口由经占空比校正的时钟信号clk_dCC驱动。触发器103E的输出信号 “cso_i”被控制器可编程延迟线PDL2 105A延迟，并且其延迟信号“cs0_d”最后被驱动到输出驱动器块108A的输入端口，输出驱动器块108A随后输出外部信号CS0。对应CSI至CSO 的旁路，两级触发器逻辑电路103A和103E提供两个时钟周期的输入到输出等待时间(= tIOL)。数据选通输入处理装置100包括数据选通输入接收器102C，其根据DSI输入信号产生被缓冲的信号 “dsi_i”。被缓冲的信号“dsi_i”被连接到D型触发器103C的D端口。触发器103C由时钟信号“cki_i”驱动，并且在“cki_i”的每个上升沿锁存“dsi_i”信号的状态。将被锁存的信号“dsi_lat”提供给命令/地址包逻辑电路130和数据包逻辑电路140，并且提供给另一个触发器103G的D端口，其时钟输入端口由经占空比校正的时钟信号clk_dcc驱动。 触发器103G的输出信号“dso_i”被控制器可编程延迟线PDL2 105C延迟，并且其延迟信号 “dso_d”最后被驱动到输出驱动器块108C的输入端口，输出驱动器块108C输出外部信号 DSO0对应DSI至DSO的旁路，两级触发器逻辑电路103C和103G提供相同的两个时钟周期的输入到输出等待时间(=tIOL)。数据处理装置100包括数据接收器102B，用于接收外部信号Dn。注意，接收器102B的数量根据Dn端口的位宽度可以是一个或多个。例如，如果Dn端口被设计为D0、D1_D7，用于8位宽的数据输入/输出实现方案，则接收器102B将被重复8次。接收器102B的输出“dn_i” 被提供给D型触发器10 的D端口。触发器10 由时钟信号“cki_i”驱动，并且在“cki_ i，，的每个上升沿锁存“dn_i，，信号的状态。被锁存的信号“dn_lat”被提供给命令/地址包逻辑电路130，并且还被提供给数据包逻辑电路140。被锁存的信号“dn_lat”还被提供给多路复用器104的一个输入端口。多路复用器104的另一个端口由来自数据包逻辑电路 140的信号“C0re_data”驱动。多路复用器104的输出被连接到触发器103F的D输入端， 触发器103F的时钟输入端由经占空比校正的时钟信号clk_dcc驱动，并且触发器103F在 "clk_dcc"的每个上升沿锁存多路复用器104的输出的状态。被锁存的信号“q_i”被另一个控制器可编程延迟线PDL2 105B延迟，并且其延迟信号“q_d”最后被驱动到输出驱动器块108B的输入端口，输出驱动器块108B输出外部信号Qn。对于Dn至Qn的旁路，两级触发器逻辑电路10 和103F提供相同的两个时钟周期的输入到输出等待时间(=tIOL)。内部信号dn_i包括命令内容(如由命令选通输入所勾划的)和数据输入(如由数据选通输入所勾划的)(在有的情况下)。每个装置具有装置地址，在一些实施例中，装置地址保存在装置地址寄存器131中。每个命令包括装置地址部分，其包含命令所寻址的一个存储器装置的装置地址。还可以存在广播地址，这要求被所有装置处理的命令。存储器装置100通过检查装置地址部分来处理每个命令。如果所接收的命令/地址包中的装置地址信息与存储器装置100自己所保存的装置地址相匹配，则该命令/地址包逻辑电路130处理该命令，并且还发送“id_match”信号以标记该命令是用于该存储器装置的。该id_match 信号被用于操纵多路复用器104的数据流路径。作为装置地址匹配过程的结果，如果“id_ match”是高逻辑状态(更一般地，处于所定义的“匹配状态”)，多路复用器104选择输出 “COre_data”，使得来自存储器核150的数据能够被传输到触发器103F。另一方面，作为装置地址匹配过程的结果，如果“id_match”是低逻辑状态(更一般地，处于所定义的“不匹配状态”)，多路复用器104选择输出“dn_lat”，使得从数据输入Dn所接收的数据能够被传输到触发器103F以在输出Qn被重发。这样多路复用器104允许在下列选项之间选择a)通过选择多路复用器104的 dn_lat输入来旁路从数据输入Dn接收的数据，和b)通过选择多路复用器104的核数据输入来输出core_data。通常将信号“C0re_data”从存储器核150传输到数据包逻辑电路140， 例如作为来自存储器控制器10的请求而作为的“页面读出”操作一部分。随后，在完成“页面读出”操作后，存储器控制器10可以用寻址到存储器装置的命令来向该存储器装置请求 “猝发串读出”操作。在这种情况下，存储器装置处理“猝发串读出”命令和包括装置地址部分的相应的地址信息。如果所接收的命令/地址包中的装置地址信息与存储器装置100自己所保存的装置地址相匹配，则该命令/地址包逻辑电路130发送“id_match”信号，以操纵多路复用器104的数据流路径。作为装置地址匹配过程的结果，如果“id_match”是高逻辑状态，多路复用器104选择输出“C0re_data”，使得先前从存储器核150传输到数据包逻辑电路140的数据能够被传输到触发器103F。注意，在命令被寻址到存储器装置，但该命令不是猝发串读出命令的情况下，在一些实施例中，虽然，不存在要输出的数据，但仍选择多路复用器104的COre_data输入。 在这样的情况下，该c0re_data信号可以是静态信号。这导致数据输入Dn不被重发到下一装置。这可以通过消除随后装置处理与不寻址到该装置的命令相关的数据的需要来减小该装置中的功耗。这在2008年1月23日提交的序列号为no. 12/018, 272的美国申请"Semiconductor Device and Method for Reducing Power Consumption in a System Having Interconnected Devices“中详细描述。因此，在一些实施例中，数据输入信号Dn的延迟形式作为数据输出信号(Qn)的一个分量而产生。一些时候，数据输出信号是数据输入信号的延迟形式。对于所描述的实施方案，这将是当数据输入信号中存在内容的情况，其不用于特定存储器装置，其它方案也是可能的。而且，根据命令将延迟应用到存储器装置本地产生的信号之后，一些时候，数据输出信号包括存储器装置本地产生的信号的延迟形式。对于所描述的实施方案，存储器装置本地产生的信号被称为c0re_data，其从数据包逻辑电路140输出，但其它方案是可能的。命令/地址包逻辑电路130具有DCR(占空比校正寄存器)132和ODR(输出延迟寄存器)n4，DCR 132产生到占空比校正电路120的输出DCR<0:3>，以控制占空比校正的数量，该占空比校正的执行如下面所详细描述的，ODR 134产生到包延迟线105A、105B、105C 和105D的输出0DR<0:1>，以控制输出延迟的数量，该输出延迟的应用如下面所详细描述。 有效命令之一是“写占空比校正寄存器”命令，用于将数值写入DCR 132。类似地，有效命令之一是“写输出延迟寄存器”命令，用于将数值写入ODR 134。写占空比校正寄存器命令
“写占空比校正寄存器”命令的使用采取了此处所描述的实现方案，其中通过将数值写入占空比校正寄存器来控制在执行占空比校正中被应用的延迟的数量。更一般地，可以采用具有使装置设置如何执行占空比校正效果的任意命令，此处将其称为占空比校正命令。因此，所描述的“写占空比校正寄存器”命令可以认为是占空比校正命令的具体示例。写输出延迟寄存器命令“写输出延迟寄存器”命令的使用采用了所描述的实现方案，其中通过将数值写入输出延迟寄存器来控制被应用的延迟的数量。更一般地，可以采用具有使装置设置所应用延迟的数量效果的任意命令，此处称为输出延迟调整命令。因此，所描述的“写输出延迟寄存器”命令可以认为是输出延迟调整命令的具体示例。占空比校正在所示示例中，占空比校正电路120包括时钟分频器123和控制器可编程延迟线 121，控制器可编程延迟线121包括“4至16解码器”块和“可编程延迟线(PDLl) ”。时钟分频器123和控制器可编程延迟线121各自的输出clk_ref和clk_del被输入到异或O(OR) 门122，异或门122的输出是经占空比校正的时钟clk_dcc。时钟分频器123得到输出信号clk_ref，其频率为输入信号“cki_i”的一半。时钟分频器电路在本领域内是公知的。在所示出的特定示例中，时钟分频器123包括D型触发器103D，其由内部时钟信号cki_i通过其时钟输入端口驱动。D型触发器103D的输出端口 Q通过反相器逻辑电路1 连接到输入端口 D，以获得一半频率的输出信号。控制器可编程延迟线121产生输出信号clk_del，其是clk_ref的延迟形式。由 “4至16解码器”逻辑电路块的选择信号确定延迟量，“4至16解码器”逻辑电路块的选择信号由从命令/地址包逻辑电路130接收的DCR<0:3>信号信息控制。XOR逻辑门122接收 2个半时钟信号clk_ref和clk_del，并且输出经占空比调整的全时钟信号clk_dcc。图3是用于占空比校正的可编程延迟线121的示例实施方案的框图，占空比校正例如可以用于图2的占空比校正电路120。半频率时钟信号clk_ref被驱动到16个单位延迟块UNIT_0至UNIT_15的每一个各自的输入。每个单位延迟块具有同样的结构，将通过示例的方式来描述单位延迟块UNIT_15。单位延迟块包括2个NAND(与非)逻辑门1211和 1212以及一个反相逻辑门1213。第一 NAND逻辑门1211在其第一输入接收clk_ref输入， 在其第二输入接收来自4至16解码器1210的输出。第一 NAND逻辑门1211的输出被输入到第二逻辑NAND门1212的第一输入。对于单位延迟块UNIT_15，第二逻辑NAND门1212的第二输入被连接到Vdd。对于除了最右边的单位延迟块UNIT_0外的所有单位延迟块，第二 NAND门1212的输出通过反相器1213连接到下一个单位延迟块的第二 NAND门1212的第二输入。最右边的单位延迟块UNIT_0的第二 NAND门的输出通过反相器连接并产生总的输出时钟clk_del信号。4至16解码器块1210具有4位宽的输入总线DCR<0 3>，作为其输入。 解码器块1210解码输入并输出16位宽总线SEL<15:0>，其中总线的每条线被连接到16个单位延迟块的每一个。所示的单位延迟逻辑电路是已经用于产生寄存器控制延迟锁定环的公知的电路技术。也可以替代地采用其他单位延迟逻辑电路。16个单位延迟块的使用是与具体实现相关的细节。例如，更一般地，可以采用N至M解码器来将N个输入线上接收的信号解码为M个控制信号，用于M个单位延迟块，其中N>=1且M>=2。在运行中，“4至16解码器”逻辑电路1210产生16个SEL<150>输出，使得16个选择信号中仅1个是高逻辑状态，其他15个选择信号都是低逻辑状态。因此，仅选择了 1个单位延迟块来将clk_ref信号传输通过该所选择的单位延迟块右边的单位延迟块。控制输入DCR<0:3>用于选择哪个单位延迟块处理Clk_ref输入。通过选择最右边的单位延迟块 UNIT_0来选择最小延迟，在该情况下，clk_del是由一个单位延迟块延迟的clk_ref信号， 而通过选择最左边的单位延迟块UNIT_15来选择最大延迟，在该情况下，clk_del是由全部的16个单位延迟块延迟的clk_ref信号。对于多数处理技术，所示出的单位延迟块的单位延迟量大约是IOOps 150ps。但是，在一些实施例中，采用较细的单位延迟电路块，以实现具有较细延迟调节能力的更高的运行频率。单位延迟时间在图3中被标识为“tUD”，且整个可编程延迟线的总延迟时间被标识为“ tPDLl，，，其是“ tUD”的16倍。在一些实施例中，由于SEL<7>位在延迟线的中间位置，加电初始化的缺省设置是在SEL<7>位具有逻辑高状态。但是，在其他设计变化中，缺省设置可以不同，为了为以最高频率运行做准备，推荐具有最小延迟设置。图4是控制器可编程占空比校正过程的时序图的示例，其中所有的信号如图3中所示，除了 CKI，其是将进行占空比校正的原始输入时钟信号。仅为了示例方便，该时序图在顶部示出了一个非常失真的时钟输入信号CKI。半时钟信号clk_ref来自图2的“时钟分频器”块123，并且其上升沿和下降沿与CKI的两个上升沿对齐。假设对于此示例，例如在示为被初始化设置为“0111b”的DCR<0:3>数值没有任何变化时，时钟信号clk_dcc的失真的占空比例如为45%开，55%关。在DCR<0:3>数值变化为“1000b”后，作为选择控制器可编程延迟线121从SEL(7)被启用变化到SEL(S)被启用的结果，该时钟信号clk_dcc的占空比被校正为50%开和50%关。占空比校正的控制回想一下，DCR 132的内容被用于控制由占空比校正电路120中的控制器可编程延迟线121引起的延迟量，由此控制占空比校正。如上所述，DCR 132的内容可以用“写占空比寄存器”命令来写入。图5是从控制器视角所得的占空比校正过程的流程图。该方法开始于块5-1，打开装置的电源。此时，初始化所有的延迟线并为所有装置分配装置地址。在块5-2，存储器控制器10使用占空检测器13监控CKI/CKI#的占空比。如果存在占空比误差，块5-3选择 “是”路径，则在块5-4占空检测器13发出“Duty_Add”或者“Duty_Sub”信号S12。此后，命令发生器12发送具有数值“DCR+1”或者“DCR-1”的“写占空比寄存器”命令。如果仍然存在占空比误差，块5-6选择“是”路径，则该方法返回到步骤5-4，以进一步调整占空比寄存器。如果不再存在占空比误差，块5-6选择“否”路径，则这时在5-7完成占空比校正。类似地，如果在块5-3没有检测到占空比误差，则也在5-7完成了该方法。下面的表1是用于写占空比寄存器(DCR)的示例命令包定义。第一字节是“装置地址(=DA) ”部分，第二字节是命令代码(=CMD = FAh)，第三字节包括寄存器数值(= DCR<0:3>)。在一些实施例中，提供了广播地址，例如Fi^h。如果DA被设置为广播地址，意味着该命令是广播命令，因此期望每个存储器装置执行该命令。否则，仅匹配该DA的特定存储器装置执行该命令。在一些实施例中，为了使控制器10更具灵活性，还实现了“读占空比寄存器”命令。
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表1.用于占空比寄存器(DCR)的示例命令包定义
权利要求
1.一种用在多个串联从装置的从装置中的方法，该方法包括从主装置接收指定对时钟占空比进行调整的命令；接收输入时钟信号；根据所述命令从所述输入时钟信号产生经占空比校正的时钟信号；输出所述经占空比校正的时钟信号。
2.根据权利要求1所述的方法，其中所述从装置是存储器装置，所述主装置是存储器控制器。
3.根据权利要求1所述的方法，进一步包括从主装置接收指定所述从装置如何调整将被应用到由所述从装置输出的至少一个信号的延迟的命令；接收至少一个输入信号，所述至少一个输入信号至少包括所述输入时钟信号；对于至少一个输入信号的每一个根据所述命令产生所述输入信号的延迟形式；输出所述输入信号的所述延迟形式，所述输入信号的所述延迟形式包括所述经占空比校正的时钟信号的延迟形式。
4.根据权利要求1所述的方法，其中从主装置接收指定对时钟占空比进行调整的命令包括接收包括命令标识符的命令，该命令标识符标识所述命令为占空比校正命令，所述命令还包括指示如何调整占空比的数据。
5.根据权利要求4所述的方法，其中接收命令进一步包括接收指示用作从装置的哪个装置将执行所述命令的装置地址。
6.根据权利要求5所述的方法，进一步包括如果所述命令具有匹配所述从装置的装置地址的装置地址，则根据所述命令执行产生所述经占空比校正的时钟信号的步骤；如果所述命令具有是广播装置地址的装置地址，则根据所述命令执行产生所述经占空比校正的时钟信号的步骤。
7.根据权利要求4所述的方法，其中产生经占空比校正的时钟信号包括a)从所述输入时钟信号产生半频率的时钟信号；b)用多个延迟中所选择的一个来延迟所述半频率的时钟信号以产生延迟的半频率时钟信号；c)组合所述半频率时钟信号和所述延迟的半频率时钟信号以产生所述经占空比校正的时钟信号。
8.根据权利要求7所述的方法，其中指示如何调整所述占空比校正的所述数据包括所述多个延迟中所选择的一个的指示。
9.一种用在包括主装置和多个串联的从装置的存储器系统中的方法，所述从装置包括至少第一从装置和最后的从装置，所述方法包括所述主装置中a)输出用作所述第一从装置的输入时钟信号的第一时钟信号；b)接收第二时钟信号，其是所述最后的从装置的输出时钟信号；c)产生与所述第二时钟信号的占空比相关的占空比校正命令并且输出所述占空比校正命令；在所述多个串联从装置的第一从装置中a)从所述主装置接收所述第一时钟信号，作为所述第一从装置的所述输入时钟信号；b)从所述输入信号产生输出时钟信号；在所述多个串联从装置的每一个其它从装置中a)接收前一从装置的输出时钟信号，作为该从装置的输入时钟信号；b)从所述输入时钟信号产生输出时钟信号；在用作从装置的多个串联装置的至少一个的每一个中a)接收所述占空比校正命令；b)根据所述占空比校正命令从所述输入时钟信号产生经占空比校正的时钟信号；c)输出所述经占空比校正的时钟信号，作为所述从装置的输出时钟信号。
10.根据权利要求9所述的方法，其中每个从装置是存储器装置，所述主装置是存储器控制器。
11.根据权利要求9或10所述的方法，进一步包括所述主装置中a)输出至少一个输出信号，所述至少一个输出信号包括所述第一时钟信号，用作所述第一从装置的输入时钟信号；b)接收第二时钟信号，其是所述最后的从装置的输出时钟信号；c)确定所述第一时钟信号和所述第二时钟信号之间的相位偏差量；d)产生与所述第一时钟信号和所述第二时钟信号之间的相位偏差相关的输出延迟调整命令并且输出所述输出延迟调整命令。
12.根据权利要求9或10所述的方法，其中产生与所述第二时钟信号的占空比相关的占空比校正命令并且输出所述占空比校正命令包括产生用于由所述多个串联从装置的任意指定的一个来执行的占空比校正命令。
13.根据权利要求12所述的方法，其中产生与所述第二时钟信号的占空比相关的占空比校正命令并且输出所述占空比校正命令包括产生用于由所有所述多个串联从装置来执行的占空比校正命令。
14.根据权利要求9所述的方法，其中接收所述占空比校正命令包括接收包括命令标识符的命令，该命令标识符标识所述命令为占空比校正命令，且包括指示如何调整占空比的数据。
15.根据权利要求14所述的方法，其中产生经占空比校正的时钟信号包括a)从所述输入时钟信号产生半频率的时钟信号；b)用多个延迟中所选择的一个来延迟所述半频率的时钟信号以产生延迟的半频率时钟信号；c)组合所述半频率时钟信号和所述延迟的半频率时钟信号以产生所述经占空比校正的时钟信号。
16.根据权利要求15所述的方法，其中所述指示如何调整所述占空比校正的数据包括所述多个延迟中所选择的一个的指示。
17.—种用在包括多个串联从装置的结构中的从装置，所述从装置包括 命令输入，用于从主装置接收指示对占空比进行调整的命令；时钟输入，用于接收输入时钟信号；占空比校正电路，用于根据控制命令从所述时钟输入产生经占空比校正的时钟信号； 时钟输出，用于输出所述经占空比校正的时钟信号。
18.根据权利要求17的从装置，其中所述从装置是存储器装置。
19.根据权利要求17或18所述的从装置，其中所述命令输入还用于从所述主装置接收指定对输出延迟调整的命令；输出延迟调整电路用于根据所述命令从所述经占空比校正的信号产生延迟的时钟信号；其中所述用于输出所述经占空比校正的时钟信号的时钟输出输出所述延迟的时钟信号。
20.根据权利要求17或18所述的从装置，还包括 命令处理电路，用于处理所述命令，其中所述命令包括标识所述命令为占空比校正命令的命令标识符；和指示如何调整占空比的数据。
21.根据权利要求20所述的从装置，还包括 装置地址寄存器；其中所述命令进一步包括指示哪个从装置执行所述命令的装置地址，如果所述装置地址匹配所述装置地址寄存器的内容则所述从装置被配置为执行所述命令。
22.根据权利要求17至21任意一项所述的从装置，其中所述占空比校正电路包括a)时钟分频器电路，用于从所述输入时钟信号产生半频率的时钟信号；b)延迟电路，用于由多个延迟中所选择的一个来延迟所述半频率的时钟信号以产生延迟的半频率时钟信号；c)组合器，用于组合所述半频率时钟信号和所述延迟的半频率时钟信号以产生所述经占空比校正的时钟信号。
23.根据权利要求22所述的从装置，其中所述延迟电路包括M个单位延迟元件，M> = 2，所述占空比校正电路还包括N至M解码器，用于将在N个输入线路上接收的信号解码为在延迟所述半频率时钟信号以产生延迟的半频率时钟信号中有效的所述单位延迟元件的个数的选择，N >= 1。
24.一种系统，包括用作根据权利要求17的从装置的多个串联装置，所述多个串联装置包括至少第一从装置和最后的从装置；连接到所述第一从装置和所述最后的从装置的主装置； 所述主装置配置为输出用作所述第一从装置的输入时钟信号的第一时钟信号； 用于接收是所述最后的从装置的输出时钟信号的第二时钟信号的时钟输入； 用于确定所述第二时钟信号的占空比的占空检测器；命令发生器，用于产生指定对与所述第二时钟信号的占空比相关的时钟占空比进行调整的占空比校正命令；其中，用作从装置的所述多个串联装置的第一从装置a)从所述主装置接收所述第一时钟信号，作为所述第一从装置的所述输入时钟信号；b)从所述输入时钟信号产生输出时钟信号；其中，用作从装置的所述多个串联装置的每个其它从装置a)接收前一从装置的输出时钟信号，作为该从装置的输入时钟信号；b)从所述输入时钟信号产生输出时钟信号； 其中所述多个串联从装置的至少一个a)接收所述占空比校正命令；b)根据所述控制命令产生经占空比校正的时钟信号；c)输出所述经占空比校正的时钟信号，作为所述从装置的输出时钟信号。
25.根据权利要求M所述的系统，其中，所述系统是存储器系统，每个从装置是存储器装置，所述主装置是存储器控制器。
26.根据权利要求M或25所述的存储器系统，还包括鉴相器，用于确定所述第一时钟信号和所述第二时钟信号之间的相位偏差量； 其中，所述命令发生器还产生与相位偏差量相关的输出延迟调整命令； 其中，在所述多个串联从装置的第一从装置a)从所述主装置接收所述第一时钟信号，作为所述第一从装置的所述输入时钟信号；b)从所述输入时钟信号产生输出时钟信号；其中，在所述多个串联从装置的每一个其它从装置a)接收前一从装置的输出时钟信号，作为所述从装置的输入时钟信号；b)从所述输入时钟信号产生输出时钟信号； 其中所述多个串联从装置的至少一个a)接收所述输出延迟调整命令；b)通过根据所述控制命令延迟所述装置的输入时钟信号来产生所述装置的输出时钟信号。
27.根据权利要求M或25所述的存储器系统，其中所述命令发生器被配置为产生与所述第二时钟信号的占空比相关的占空比校正命令并且通过产生用于由用作从装置的所述多个串联装置的指定一个来执行的占空比校正命令来输出所述占空比校正命令。
28.根据权利要求M或25所述的存储器系统，其中所述命令发生器被配置为产生与所述第二时钟信号的占空比相关的占空比校正命令并且通过产生用于由用作从装置的所有所述多个串联装置来执行的占空比校正命令来输出所述占空比校正命令。
29.根据权利要求对至观的任意一项所述的存储器系统，其中接收所述占空比校正命令包括接收包括命令标识符的命令，该命令标识符标识所述命令为占空比校正命令，且包括指示如何调整占空比的数据。
30.一种用在多个串联从装置的从装置中的方法，该方法包括从主装置接收指定所述从装置如何调整将被应用到由所述从装置输出的至少一个信号的延迟的命令；接收至少一个输入信号，所述至少一个输入信号至少包括输入时钟信号； 对于至少一个输入信号的每一个 根据所述命令产生所述输入信号的延迟形式； 输出所述输入信号的所述延迟形式。
31.根据权利要求30所述的方法，其中所述从装置是存储器装置，所述主装置是存储器控制器。
32.根据权利要求30或31所述的方法，包括输出数据输出信号；其中至少一个输入信号包括数据输入信号，并且其中输出所述数据输入信号的延迟形式作为输出所述数据输出信号的一部分来执行，使得a)有时，数据输出信号是数据输入信号的所述延迟形式；b)有时，数据输出信号是根据命令将延迟应用到从装置本地产生的信号之后从装置本地产生的信号的延迟形式。
33.根据权利要求30或31所述的方法，其中从主装置接收指定对将被应用到从装置输出的至少一个信号的延迟的调整的命令包括接收包括标识所述命令为输出延迟调整命令的命令标识符的命令，所述命令还包括指示如何调整所述延迟的数据。
34.根据权利要求33所述的方法，其中接收命令进一步包括接收指示用作从装置的哪个装置将执行所述命令的装置地址。
35.根据权利要求34所述的方法，进一步包括对于至少一个输入信号的每一个，如果所述命令具有匹配所述从装置的装置地址的装置地址，执行根据所述命令产生所述输入信号的延迟形式的步骤；对于至少一个输入信号的每一个，如果所述命令具有是广播装置地址的装置地址，执行根据所述命令产生所述输入信号的延迟形式的步骤。
36.根据权利要求33所述的方法，其中对于每个输入信号，产生所述输入信号的延迟形式包括a)用多个延迟中所选择的一个来延迟所述输入信号以产生所述输入信号的延迟形式。
37.根据权利要求36所述的方法，其中所述指示如何调整所述延迟的数据包括所述多个延迟中所选择的一个的指示。
38.根据权利要求30所述的方法，其中所述多个输入信号包括 时钟信号；命令选通信号； 数据选通信号； 包括命令和数据的数据信号。
39.一种用在包括主装置和用作从装置的多个串联装置的存储器系统中的方法，所述从装置包括至少第一从装置和最后的从装置，所述方法包括所述主装置中a)输出至少一个输出信号，所述至少一个输出信号包括第一时钟信号，用作所述第一从装置的输入时钟信号；b)接收第二时钟信号，其是所述最后的从装置的输出时钟信号；c)确定所述第一时钟信号和所述第二时钟信号之间的相位偏差量；d)产生与所述第一时钟信号和所述第二时钟信号之间的相位偏差量相关的输出延迟调整命令并且输出所述输出延迟调整命令。
40.根据权利要求39所述的方法，其中每个从装置是存储器装置，所述主装置是存储器控制器。
41.根据权利要求39或40所述的方法，进一步包括 在用作从装置的所述多个串联装置的第一从装置中a)从所述主装置接收所述至少一个输出信号，作为所述第一从装置的相应的至少一个输入信号；b)对于每个输入信号，基于所述输入信号产生输出信号； 在用作从装置的所述多个串联装置的每个其它从装置中a)接收前一从装置的输出信号，其对应于所述从装置的至少一个输入信号；b)对于每个输入信号，基于所述输入信号产生输出信号； 在所述至少一个从装置中，a)接收所述输出延迟调整命令；并且b)通过根据所述输出延迟调整命令产生所述输入信号的延迟形式来产生所述输出信号。
42.根据权利要求41所述的方法，进一步包括其中所述主装置的所述至少一个输出信号包括多个输出信号。
43.根据权利要求39或40所述的方法，其中产生延迟调整命令包括产生用于由所述多个串联的从装置中的特定一个执行的延迟调整命令。
44.根据权利要求39或40所述的方法，其中产生延迟调整命令包括产生用于由所有所述多个串联的从装置执行的延迟调整命令。
45.根据权利要求41所述的方法，其中根据所述输出延迟调整命令产生所述输入信号的延迟形式包括产生用多个延迟中所选择的一个来延迟的所述输入信号的延迟形式。
46.根据权利要求45所述的方法，其中产生延迟调整命令包括产生包括命令标识符的命令，该命令标识符标识所述命令为输出延迟调整命令，且包括指示如何调整延迟的数据。
47.根据权利要求46所述的方法，其中所述指示如何调整延迟的数据包括所述多个延迟中所选择的一个的指示。
48.根据权利要求39或40所述的方法，进一步包括所述主装置输出输出延迟调整命令，所述输出延迟调整命令通过每次在一个从装置中增加1单位延迟元件来调整延迟，直到所述相位偏差是可接受的。
49.根据权利要求39或40所述的方法，其中所述多个输入信号包括 时钟信号；命令选通信号； 数据选通信号； 包括命令和数据的数据信号。
50.一种用在包括多个串联从装置的结构中的从装置，所述从装置包括命令输入，用于从主装置接收指定如何执行输出延迟调整的命令； 时钟输入，用于接收输入时钟信号；输出延迟调整电路，用于根据所述命令从所述时钟输入产生延迟的时钟信号； 时钟输出，用于输出延迟的时钟信号。
51.根据权利要求50的从装置，其中所述从装置是存储器装置。
52.根据权利要求50或51所述的从装置，包括命令处理电路，用于处理所述命令，其中所述命令包括标识所述命令为输出延迟调整命令的命令标识符，并且包括指示如何调整所述输出延迟的数据。
53.根据权利要求52所述的从装置，还包括 装置地址寄存器；其中所述命令进一步包括指示哪个从装置执行所述命令的装置地址，如果所述装置标识符匹配所述装置地址寄存器的内容则所述从装置被配置为执行所述命令。
54.根据权利要求50或51所述的从装置，其中所述输出延迟调整电路包括对于包括所述输入时钟信号的多个输入信号的每一个，延迟电路用多个延迟中所选择的一个来延迟所述输入信号以产生所述输入信号的延迟形式。
55.根据权利要求M所述的从装置，其中每个输出延迟电路包括M个单位延迟元件，M >=2，所述占空比校正电路还包括N至M解码器，用于将在N个输入线路上接收的信号解码为在产生所述输入信号的延迟形式中有效的所述单位延迟元件的个数的选择，N > = 1。
56.一种存储器系统，包括根据权利要求47的多个串联从装置，所述多个串联从装置包括至少第一从装置和最后的从装置；连接到所述第一从装置和所述最后的从装置的主装置；所述主装置被配置为输出用作所述第一从装置的输入时钟信号的第一时钟信号； 时钟输入，用于接收第二时钟信号，其是所述最后的从装置的输出时钟信号； 鉴相器，用于确定所述第一时钟信号和所述第二时钟信号之间的相位偏差量； 命令发生器，用于产生与所述相位偏差量相关的输出延迟调整命令； 其中，在所述多个串联从装置的第一从装置a)从所述主装置接收所述第一时钟信号，作为所述第一从装置的所述输入时钟信号；b)从所述输入时钟信号产生输出时钟信号； 其中，在所述多个串联从装置的每个其它从装置a)接收前一从装置的输出时钟信号，作为从装置的输入时钟信号；b)从所述输入时钟信号产生输出时钟信号； 其中所述多个串联从装置的至少一个中a)接收所述输出延迟调整命令；b)根据所述控制命令通过延迟所述装置的输入时钟信号来产生所述装置的输出时钟信号。
57.根据权利要求56所述的系统，其中，所述系统是存储器系统，每个从装置是存储器装置，所述主装置是存储器控制器。
58.根据权利要求56或57所述的存储器系统，其中所述命令发生器被配置为产生用于由所述多个串联从装置中的特定一个来执行的输出延迟调整命令。
59.根据权利要求56或57所述的存储器系统，其中所述命令发生器被配置为产生用于由所有所述多个串联从装置来执行的输出延迟调整。
60.根据权利要求56或57所述的存储器系统，其中产生输出延迟调整命令包括产生包括命令标识符的命令，该命令标识符标识所述命令为输出延迟调整命令，且包括指示如何调整输出延迟的数据。
全文摘要
提供了用于校正时钟占空比和/或执行输出延迟调整的系统和方法，以应用于用作从装置的串联装置中。主装置为第一从装置提供时钟。每个从装置将该时钟顺序地传递给下一个从装置。最后的从装置将该时钟返回给该主装置。该主装置比较输出和所返回的时钟，并确定是否需要占空比校正和/或输出延迟调整。如果需要，该主装置产生并输出命令，用于由装置执行占空比和/或输出延迟调整。每个从装置具有用于执行占空比校正和/或输出延迟调整的电路。在一些实施方案中，每个从装置是存储器装置，且主装置是存储器控制器。
文档编号G11C5/02GK102165529SQ200980138194
公开日2011年8月24日 申请日期2009年9月17日 优先权日2008年9月30日
发明者吴学俊 申请人:莫塞德技术公司