专利名称：非易失性存储器阵列的最后字线的数据保持的改进的制作方法
技术领域：
本发明涉及关于非易失性存储的技术。
背景技术：
半导体存储器已更普遍地应用于各种电子设备中。例如，在个人导航设备、蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备和其它设备中使用了非易失性半导体存储器。电可擦除可编程只读存储器(EEPROM)和闪速存储器是其中最流行的非易失性半导体存储器。EEPROM和闪速存储器二者皆利用了位于半导体衬底的沟道区之上且与沟道区隔离的浮置栅极。浮置栅极和沟道区位于源区与漏区之间。在浮置栅极之上设有控制栅极， 且控制栅极与浮置栅极隔离。晶体管的阈值电压受浮置栅极上保持的电荷量控制。也就是说，在晶体管导通以允许在其源极与漏极之间导电之前必须施加至控制栅极的最小电压受浮置栅极上的电荷水平的控制。一些EEPROM或闪速存储器设备具有被称为“NAND结构”的结构，在NAND结构中， 存储器单元分组为NAND串，其中每一 NAND串与比特线关联。当对EEPROM或闪速存储器设备(例如NAND闪速存储器设备)进行编程时，通常将编程电压施加至控制栅极且比特线接地。来自沟道的电子被注入浮置栅极。当电子在浮置栅极中累积时，浮置栅极变为负向充电，并且存储器单元的阈值电压上升，从而存储器单元处于被编程状态。在题为“Source Side SelfBoosting Technique for Non-Volatile Memory(用于非易失性存储器的源侧自提升技术)”的美国专利6，859，397、题为“Detecting Over Programmed Memory (被编程存储器上的检测)”的美国专利6，917，542以及题为“Programming Non-VolatileMemory (非易失性存储器的编程)”的美国专利6，888，758中可以找到更多关于编程的信息，所有这三篇引用的专利通过引用而整体并入本文。在很多情况下，编程电压作为脉冲序列(称为编程脉冲)被施加到控制栅极，其中，所述脉冲的幅值随着每一脉冲增加。在编程脉冲之间，执行一组(一个或多个)验证操作，以确定正被编程的一个或多个存储器单元是否已达到其目标电平。如果存储器单元已达到其目标电平，则对于该存储器单元停止编程。如果存储器单元尚未达到其目标电平，则对于该存储器单元继续编程。基于邻近浮置栅极中所存储电荷的电场的耦合导致可能出现浮置栅极上所存储的表观电荷(apparent charge)的偏移。第5，867，429号美国专利中描述了这种现象，该专利通过引用全部并入本文。该问题在已于不同时间经过编程的邻近存储器单元的集合之间最明显。例如，对第一存储器单元进行编程，以将电荷电平赋予该存储器单元的与一组数据对应的浮置栅极。随后，对一个或多个邻近存储器单元进行编程，以将电荷电平赋予所述邻近存储器单元的与第二组数据对应的浮置栅极。在对所述邻近存储器单元中的一个或多个进行编程之后，由于邻近存储器单元上的与第一存储器单元耦合的电荷的作用，所以从第一存储器单元读取的电荷电平显现为与所编程的电荷电平不同。来自邻近存储器单元的耦合可将正被读取的表观电荷电平偏移足够的量，足以导致对所存储数据的错误读取。注意， 浮置栅极耦合问题可以由邻近浮置栅极之间的耦合(浮置栅极对浮置栅极的耦合)以及从一个存储器单元的沟道到邻近存储器单元的浮置栅极(沟道对浮置栅极)的耦合引起。除了存储更多电荷之外，因为多态设备在状态之间通常具有比二进制设备的阈值电压裕量更小的阈值电压裕量，所以对于多态设备，浮置栅极耦合的作用得到更多关注。此外，在多态设备的最低状态与最高状态之间的存储电荷的差很可能大于在二进制存储器设备的被擦除状态与被编程状态之间的存储电荷的差。在邻近浮置栅极之间耦合的电压的幅值基于在邻近浮置栅极上存储的电荷的数量。在一些实现中，每一 NAND串连接到多个数据字线和一个或多个哑元字线。NAND串上的每一存储器单元连接到所述字线之一。特定字线连接到多个NAND串。例如，NAND串可具有存储用户数据的64个存储器单元(其中每一个连接到单独的字线)和不存储用户数据的一个或多个哑元存储器单元(其连接到哑元字线)。连接到哑元字线的哑元存储器单元并不用于数据存储。在使用 元字线的存储器阵列中，数据存储器单元中的一些在每一侧具有另一数据存储器单元。然而，在NAND串的末尾的存储器单元在一侧具有数据存储器单元而在另一侧具有哑元存储器单元。这可导致在最后字线上的存储器单元受到的浮置栅极耦合的量不同。
发明内容
本文公开用于操作非易失性存储设备的技术，包括克服浮置栅极耦合的作用的技术。更具体地说，所述技术补偿由不同字线上的存储器单元受到的浮置栅极耦合作用的差异。在一种实现方式中，使用技术来补偿由NAND串上与漏极侧tt元字线相邻的最后字线上的存储器单元出现的差异。在一种实现方式中，根据如下，在对附近的数据非易失性存储元件进行编程之后， 将一个或多个编程电压施加到 元非易失性存储元件。首先，擦除非易失性存储元件。非易失性存储元件集合包括数据非易失性存储元件以及不用于存储数据的至少一个哑元非易失性存储元件。现元是数据非易失性存储元件之一的邻居。在擦除之后，对数据非易失性存储元件进行编程。所述编程使得数据非易失性存储元件中的至少一部分由于因所述数据非易失性存储元件中的另一个数据非易失性存储元件的后续编程而产生的浮置栅极耦合而出现阈值电压的明显增加。然后，将编程电压施加至 元非易失性存储元件。该编程电压将哑元非易失性存储元件的阈值电压增加到目标电平，该目标电平补偿由邻居非易失性存储元件在其它数据非易失性存储元件的编程期间受到的较小浮置栅极耦合。在一种实现方式中，对数据存储元件进行编程包括将一个或多个编程电压施加到每一存储元件以及验证每一单个存储元件是否已被编程为该存储元件的目标电平。然而，在将编程电压施加到tt元之后，不会验证tt元是否已被编程为目标电平，其中，该目标电平补偿由邻居非易失性存储元件在其它数据非易失性存储元件的编程期间受到的较小浮置栅极耦合。在一种实现方式中，在将编程电压施加到哑元之后，验证哑元的阈值电压是否已达到目标电平。将一个或多个附加编程电压施加至哑元直到该哑元达到目标电平。在一个实施例中，施加到 元的编程电压是“软编程”电压。软编程是用于通过稍微向上推举非易失性存储元件的阈值电压而压缩擦除阈值分布的技术。为此， 该编程电压明显小于用于将阈值电压从例如被擦除状态移动到被编程状态的编程电压。在施加软编程电压之后，确定哑元的阈值电压是否已达到目标电平。在此情况下，目标电平可以小于零伏特。在一个实施例中，在执行擦除之后且在对非易失性存储元件进行编程之前，对非易失性存储元件组进行软编程。该软编程包括将第一编程电压施加到数据非易失性存储元件，而将第二编程电压施加到现元非易失性存储元件。第二编程电压小于第一编程电压。 结果，与数据非易失性存储元件相比，现元非易失性存储元件保持被更深地擦除。稍后，将现元非易失性存储元件从被更深擦除的状态编程为更高的阈值电平。这允许 元产生比在该哑元未被如此深地擦除的情况下更大的浮置栅极耦合作用。一种示例实现方式包括非易失性存储元件组以及与该非易失性存储元件组通信的一个或多个管理电路。该非易失性存储元件组包括一个或多个集合(例如NAND串)，所述集合包括数据非易失性存储元件和至少一个 元非易失性存储元件。现元是数据非易失性存储元件之一的邻居。管理电路擦除所述非易失性存储元件组。在擦除之后，管理电路对数据非易失性存储元件进行编程。所述编程使得数据非易失性存储元件中的至少一部分由于因所述数据非易失性存储元件中的另一个数据非易失性存储元件的后续编程而产生的浮置栅极耦合而出现阈值电压的明显增加。然后，管理电路将编程电压施加到 元非易失性存储元件。编程电压将 元非易失性存储元件的阈值电压增加到目标电平，其中，该目标电平补偿由邻居非易失性存储元件在其它数据非易失性存储元件的编程期间受到的较小浮置栅极耦合。
图1是NAND串的俯视图。图2是该NAND串的等效电路图。图3是非易失性存储器系统的框图。图4是描述存储器阵列的一个实施例的框图。图5是描述感测块的一个实施例的框图。图6A描述Vt分布的示例集合。图6B描述Vt分布的示例集合。图7是描述用于对存储器单元进行擦除和编程的处理的一个实施例的流程图。图8描述对存储器单元进行擦除的一个实施例。图9描述对存储器单元进行软编程的一个实施例。图10是描述用于对连接到被选字线的存储器单元进行编程的处理的一个实施例的流程图。图11描述操作非易失性存储器单元的一个实施例。图12描述将单个伪编程电压施加到 元字线的一个实施例。图13描述用于对哑元存储器单元进行伪编程以及验证哑元存储器单元的阈值电压的处理的一个实施例。图14描述用于数据存储器单元和哑元存储器单元的示例阈值分布。
具体实施例方式闪速存储器系统的一个示例使用NAND结构，该结构包括布置有串联的多个晶体管，夹在两个选择栅极中间。所述串联的晶体管和选择栅极被称为NAND串。图1是示出一个NAND串的俯视图，图2是其等效电路。图1和图2中所示的NAND串包括串联的且夹在第一(或漏极侧)选择栅极120与第二(或源极侧)选择栅极122中间的四个晶体管100、 102、104和106。选择栅极120通过比特线接触部1 将NAND串连接至比特线。选择栅极 122将NAND串连接至源极线128。通过将适当的电压施加至选择线SGD来控制选择栅极 120。通过将适当的电压施加至选择线SGS来控制选择栅极122。所述晶体管100、102、104 和106中的每一个具有控制栅极和浮置栅极。例如，晶体管100具有控制栅极100CG和浮置栅极loore。晶体管102包括控制栅极102CG和浮置栅极102TO。晶体管104包括控制栅极104CG和浮置栅极104TO。晶体管106包括控制栅极106CG和浮置栅极106TO。控制栅极100CG连接至字线WL3，控制栅极102CG连接至字线WL2，控制栅极104CG连接至字线 WLl，控制栅极106CG连接至字线Wi)。注意，虽然图1和图2示出在NAND串中有四个存储器单元，但使用四个晶体管仅为示例。NAND串可具有少于四个存储器单元或多于四个存储器单元。例如，一些NAND串会包括八个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元、1 个存储器单元等。本文的讨论并不限于NAND串中任何特定数量的存储器单元。使用NAND结构的闪速存储器系统的典型架构包括若干NAND串。每一 NAND串通过其受选择线SGS控制的源极选择栅极连接至源极线，并且通过其受选择线SGD控制的漏极选择栅极连接至其所关联的比特线。每一比特线以及经由比特线接触部连接到该比特线的相应NAND串包括存储器单元阵列的列。多个NAND串共享比特线。通常，比特线在垂直于字线的方向上在NAND串的顶部走线，并且连接到一个或多个感测放大器。每一存储器单元可存储数据(模拟或数字数据)。当存储一比特数字数据时，存储器单元的可能阈值电压的范围被划分为两个范围，这两个范围被分配给逻辑数据“1”和 “0”。在NAND类型闪速存储器的一个示例中，阈值电压在存储器单元被擦除之后是负值，并且定义为逻辑“1”。在编程之后的阈值电压是正值，并且定义为逻辑“0”。当阈值电压是负值并且通过将0伏特施加至控制栅极尝试读取时，存储器单元会导通以指示目前存储的是逻辑1。当阈值电压是正值并且通过将0伏特施加至控制栅极尝试读取操作时，存储器单元不会导通，这指示存储的是逻辑零。在存储多个数据电平的情况下，可能阈值电压的范围划分为数据电平的数目。例如，如果存储四个电平的信息(两个比特数据)，则会有分配给数据值“11”、“10”、“01”和 “00”的四个阈值电压范围。在NAND类型存储器的一个示例中，在擦除操作之后的阈值电压是负值，并且定义为“11”。正阈值电压用于数据状态“10”、“01”和“00”。如果存储八个电平的信息(或状态)(例如对于三比特数据)，则会有分配给数据值“000”、“001”、“010”、 “011 ”、“ 100”、“ 101，，、“ 110，，、“111” 的八个阈值电压范围。被编程至存储器单元中的数据与该存储器单元的阈值电压电平之间的特定关系取决于单元中采用的数据编码方案。第6，222，762号美国专利和第7，237，074号美国专利描述了用于多态闪速存储器单元的各种数据编码方案，这两个专利皆通过引用整体并入本文。在一个实施例中，使用格雷码分配方式来将数据值分配给阈值电压范围，从而如果浮置栅极的阈值电压错误地变为其邻近的物理状态，则仅会有一个比特受影响。在一些实施例中，对于不同的字线，数据编码方案可不同，数据编码方案可以随时间而改变，或者随机字线的数据比特可被反转或者随机化以降低数据模式敏感性甚至在存储器单元上保持不变。 在以下美国专利/专利申请中提供NAND类型闪速存储器及其操作的有关示例第 5，570，315号美国专利；第5，774，397号美国专利；第6，046，935号美国专利；第6，456，528 号美国专利；以及美国专利公开NO.US2003/002348，所有这些专利/专利申请通过全部并入本文。除了 NAND以及其它类型的非易失性存储器之外，文本的讨论也可以应用于其它类型的闪速存储器。除了 NAND闪速存储器之外，也可以使用其它类型的非易失性存储设备。例如， 所谓的TANOS结构(包括硅衬底上的TaN-Al2O3-SiN-SiO2叠层)，其本质上为利用氮化物层(而不是浮置栅极)中的电荷捕获的存储器单元，也可与本发明一起使用。可用于闪速EEPROM系统中的另一类型的存储器单元利用非导电介电材料代替导电浮置栅极来以非易失性方式存储电荷。在Chan等人的文章“A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device” (IEEE ElectronDevice Letters，卷 EDL-8，第 3 号，1987年3月，第93-95页)中描述了这种单元。以氧化硅、氮化硅和氧化硅(“0N0”) 形成的三层电介质夹在导电的控制栅极与存储器单元沟道上的半导电衬底的表面之间。 通过将电子从单元沟道注入到氮化物中对该单元进行编程，在该氮化物中，在有限区域中捕获及存储电子。这种存储的电荷于是以可检测的方式改变一部分该单元的沟道的阈值电压。通过将热空穴注入氮化物中来擦除存储器单元。此外，参见Nozaki等人著的"A I-Mb EEPROM with M0N0S Memory Cell for Semiconductor DiskApplication, “ (IEEE Journal of Solid-State Circuits，卷 26，第 4 号，1991 年 4 月，第 497-501 页，其描述了为分离栅极结构的相似存储器单元，其中，掺杂的多晶硅栅极在存储器单元沟道的一部分上延伸以形成分离的选择晶体管。前述两篇文章通过引用而全部并入本文。在通过引用并入本文的、由 William D. Brown 禾口 Joe Ε. Brewer 编辑的"Nonvolatile Semiconductor Memory Technology”(IEEEPress，1998年)的第1. 2部分中提到的编程技术在该部分中也被描述为可应用于电介质电荷捕获设备。也可以使用其它类型的存储器设备。图3示出非易失性存储设备210，该设备可包括一个或多个存储器片或芯片212。 存储器片212包括存储器单元阵列(二维或三维)200、控制电路220以及读取/写入电路 230A和230B。在一个实施例中，通过各种外围电路对存储器阵列200的存取是以对称方式 (在阵列的相对两侧)实现的，从而每侧的存取线和电路的密度减少一半。读取/写入电路 230A和230B包括多个感测块300，所述感测块允许并行读取存储器单元的页面或者对其进行编程。存储器阵列200可经由行解码器240A和240B由字线寻址以及经由列解码器242A 和242B由比特线寻址。在典型实施例中，控制器244与一个或多个存储器片212包括在同一存储器设备210 (例如可移动存储卡或封装)中。命令和数据经由线232在主机与控制器244之间传输并且经由线234在控制器与一个或多个存储器片212之间传输。一种实现方式可包括多个芯片212。控制电路220与读取/写入电路230A和230B协作，以对存储器阵列200执行存储器操作。控制电路220包括状态机222、片上地址解码器224和功率控制模块226。状态机222提供存储器操作的芯片级控制。片上地址解码器224提供地址接口，以在由主机或存储器控制器使用的地址与由解码器240A、240B、242A和242B使用的硬件地址之间转换。 功率控制模块226在存储器操作期间控制供应给字线和比特线的功率和电压。在一个实施例中，功率控制模块226包括一个或多个电荷泵，所述电荷泵可形成大于电源电压的电压。
在一个实施例中，控制电路220、功率控制电路226、解码器电路224、状态机电路 222、解码器电路242A、解码器电路242b、解码器电路240A、解码器电路240b、读取/写入电路230A、读取/写入电路230B和/或控制器244中的一个或其任何组合可以被称为一个或多个管理电路。图4描述存储器单元阵列200的示例性结构。在一个实施例中，存储器单元的阵列划分为M块存储器单元。通常对于闪速EEPROM系统，块是擦除的单位。也就是说，每个块包含被一起擦除的最小数量的存储器单元。每个块通常划分为多个页面。页面是编程的单位。在一行存储器单元中通常存储一个或多个页面的数据。例如，行通常包含若干交织的页面，或者行可构成一个页面。在一种实现方式中，页面的所有存储元件被一起读取或者编程。页面可存储来自一个或多个扇区的用户数据。扇区是由主机作为用户数据的方便单位使用的逻辑概念，其通常不包含开销数据，开销数据限于控制器。开销数据可包括已根据扇区的用户数据计算出的纠错码(ECC)。当数据被编程到阵列中时，控制器的一部分(在下文描述)计算ECC，并且当数据从阵列中被读取时还对ECC进行检查。或者，ECC和/或其它开销数据存储在与其所属的用户数据不同的页面或甚至不同的块中。在另一实施例中，比特线划分为奇数比特线和偶数比特线。在奇/偶比特线架构中，在一个时间对沿着公共字线且连接到奇数比特线的存储器单元进行编程，而在另一时间对沿着公共字线且连接到偶数比特线的存储器单元进行编程。
图4示出存储器阵列200的块i的更多细节。块i包括X+1个比特线和X+1个 NAND串。块i还包括64个数据字线(WL0-WL63)、两个哑元字线(WL_dO和WL_dl)、漏极侧选择线(S⑶)和源极侧选择线(SGS)。每一 NAND串的一个端子经由漏极选择栅极(连接至选择线SGD)连接至相应比特线，另一端子经由源极选择栅极(连接至选择线SGS)连接至源极线。因为存在64个数据字线和两个哑元字线，所以每一 NAND串包括64个数据存储器单元和两个哑元存储器单元。在其它实施例中，NAND串可具有多于或少于64个数据存储器单元和两个哑元存储器单元。数据存储器单元可存储用户或系统数据。哑元存储器单元通常并不用于存储用户或系统数据。一些实施例关于每个NAND串包括多于或少于两个哑元存储器单元。图5是单个感测块300的框图，该感测块被分区为核心部分(称为感测模块480) 和公共部分490。在一个实施例中，关于每一比特线具有单独的感测模块480且关于多个感测模块480的集合具有一个公共部分490。在一个示例中，感测块300将包括一个公共部分 490和八个感测模块480。在组中的感测模块480中的每一个将经由数据总线472与关联的公共部分490进行通信。可参见美国专利申请公布2006/0140007获得更多细节，该申请通过引用全部并入本文。感测模块480包括感测电路470，其确定连接的比特线中的传导电流是大于还是小于预定阈值电平。在一些实施例中，感测模块480包括通常称为感测放大器的电路。感测模块480还包括比特线锁存器482，其用于设置关于连接的比特线的电压条件。例如，比特线锁存器482中锁存的预定状态将导致连接的比特线被拉到指定编程禁止的状态(例如 Vdd)。公共部分490包括处理器492、一组数据锁存器494和耦合在该组数据锁存器494 与数据总线420之间的I/O接口 496。处理器492执行计算。例如，其功能之一在于，确定被感测的存储器单元中存储的数据，并且将确定的数据存储在该组数据锁存器中。该组数据锁存器494用于在读取操作期间存储由处理器492确定的数据比特。其还用于在编程操作期间存储从数据总线420导入的数据比特。导入的数据比特代表要被编程到存储器中的写入数据。I/O接口 496在数据锁存器494与数据总线420之间提供接口。在读取或感测期间，系统的操作受状态机222的控制，该状态机222控制将不同控制栅极电压供应给寻址到的单元。随着遍历与存储器所支持的不同存储器状态对应的各预定控制栅极电压，感测模块480可在这些电压中的一个电压处跳变，并且将从感测模块480 经由总线472向处理器492提供输出。此时，处理器492通过考虑感测模块的跳变事件以及关于从状态机通过输入线493施加的控制栅极电压的信息确定所得存储器状态。然后计算存储器状态的二进制编码并将所得数据比特存储在数据锁存器494中。在核心部分的另一实施例中，比特线锁存器482具有双重职责，既作为用于对感测模块480的输出进行锁存的锁存器，又作为如上所述的比特线锁存器。可以想到，一些实现方式可包括多个处理器492。在一个实施例 中，每一处理器 492包括输出线(图5中未示出)，从而每一输出线是线或(wired-OR)在一起的。在一些实施例中，输出线在连接到引线OR线之前被反转。因为接收该引线OR线的状态机能够确定被编程的所有比特何时已达到期望的电平，所以这种配置使得能够在编程验证处理期间快速确定何时编程处理已经完成。例如，当每一比特均已达到其期望电平时，关于该比特的逻辑0会被发送到引线OR线(或数据1被反转)。当所有比特输出数据0(或反转的数据 1)时，于是状态机获知要终止编程处理。在每一处理器与八个感测模块进行通信的实施例中，状态机可能(在一些实施例中)需要读取引线OR线八次，或者在处理器492中添加逻辑以累加关联的比特线的结果，从而状态机仅需读取引线OR线一次。在编程或验证期间，待编程的数据来自数据总线420并存储在数据锁存器494的集合中。受状态机控制的编程操作包括施加至寻址到的存储器单元的控制栅极的编程电压脉冲序列(其幅值渐增)。每一编程脉冲后跟随着用于确定存储器单元是否已被编程为期望状态的验证处理。处理器492相对于期望的存储器状态来监控被验证的存储器状态。当这二者吻合时，处理器492设置比特线锁存器482，从而使得该比特线被拉到指示编程禁止的状态。这样，即使耦合到该比特线的存储器单元在其控制栅极上受到编程脉冲，也能禁止该单元被进一步编程。在其它实施例中，处理器在初始时加载比特线锁存器482，且感测电路在验证处理期间将其设置为禁止值。数据锁存器栈494包含与感测模块对应的数据锁存器的栈。在一个实施例中，每感测模块480存在3-5个(或另一数量)的数据锁存器。在一个实施例中，锁存器中每个为一比特。在一些实现方式中(但不要求)，数据锁存器被实现为移位寄存器，从而其中存储的并行数据被转换为用于数据总线420的串行数据，反之亦然。在一个优选实施例中，与 m个存储器单元的读取/写入块对应的所有数据锁存器可被链接在一起以形成块移位寄存器，从而数据块可通过串行传送而输入或输出。具体地说，调整一排读取/写入模块，从而其数据锁存器集合中的每一个会仿佛它们为整个读取/写入块的移位寄存器的一部分那样将数据依次移入或者移出数据总线。在( 1)第7，196，931 号美国专利“Non-Volatile Memory And Method WithReduced Source Line Bias Errors", (2)第 7，023，736 号美国专利 “Non-VolatileMemory And Method with Improved Sensing”，(3)第 7，046，568 号美国专利，(4)第 7，196，928 号美国专利"Compensating for Coupling During Read Operations ofNon-Volatile Memory，， 和(5)第 7，327，619 号美国专利"Reference Sense AmplifierFor Non-Volatile Memory" 中有关于读取操作和感测放大器的其它信息。所有这五个刚列出的专利文献通过引用而全部并入本文。在适当时，在成功编程处理(具有验证)结束时，存储器单元的阈值电压应在被编程的存储器单元的阈值电压的一个或多个分布内，或在被擦除的存储器单元的阈值电压的分布内。图6A示出当每一存储器单元存储四个比特的数据时与用于存储器单元阵列的数据状态对应的示例Vt分布。然而，另外的实施例可关于每个存储器单元使用多于四个或少于四个比特的数据。图6A示出与数据状态0-15对应的16个Vt分布。在一个实施例中， 状态0中的阈值电压是负值，而状态1-15中的阈值电压是正值。然而，状态1-15中的一个或多个中的阈值电压可以是负值。在数据状态0-15中各状态之间是用于从存储器单元读取数据的读取基准电压。 例如，图6A示出数据状态0与数据状态1之间的读取基准电压Vrl和数据状态1与数据状态2之间的读取基准电压Vr2。通过测试给定存储器单元的阈值电压是大于还是小于相应的读取基准电压，系统能够确定存储器单元处于什么状态。在每一数据状态0-15的下边缘或该下边缘附近为验证基准电压。例如，图6A示出关于状态1的Vvl和关于状态2的Vv2。当将存储器单元编程为给定状态时，系统会测试这些存储器单元是否具有等于或大于验证基准电压的阈值电压。图6B示出由于纠正算法能够处理特定百分比的错误的单元所以与数据状态0-15 对应的Vt分布可部分地交叠的另一实施例。需要注意，与上文所示十六个状态的相等的间隔/宽度相反，不同状态可具有不同的宽度/间隔，以容忍对数据保持损失的不同的敏感度。在一些实施例中，状态0和/或15比其它状态更宽。还应当注意，由于通过源极或体偏置产生的衬底效应(body effect)被用于将负阈值电压偏移至可测量的正值范围中，因此Vt轴可偏离被施加至控制栅极的实际电压。图7是描述用于对存储器单元进行擦除和编程的处理的一个实施例的流程图。图 7的处理由以上描述的一个或多个管理电路执行。在步骤702中，系统将接收数据擦除请求。在一个实施例中，有可能不存在专用的擦除命令，而是系统会响应于编程请求而(在编程之前)擦除。在步骤704中，选择要擦除的块。在步骤706中，擦除存储器单元。在图7的步骤708中，系统将接收数据编程请求。因为在步骤706和步骤708之间可能经过很长时间，所以用虚线来连接步骤706和步骤708。在步骤710中，将对存储器单元进行编程。可根据本领域中已知的许多不同编程方法在步骤710中对数据存储器单元进行编程。本文公开了用于在附近数据存储器单元被进行编程之后将一个或多个编程脉冲施加到 元存储器单元的技术。在一些实施例中，将所述一个或多个编程脉冲施加到 元可补偿 元的邻居存储器单元在编程期间受到的较小的浮置栅极耦合作用。
图8是描述用于擦除存储器单元及验证所述存储器单元是否已被擦除的处理800 的流程图。在一个实施例中，图8所示处理800在处理700的步骤704之后使用。在步骤 802中，施加一个或多个擦除电压。在一种实现方式中，步骤802包括将ρ阱提升到擦除电压(例如20伏特)直到足够长的时间段，并且在源极和比特线浮置的同时将被选择块的字线接地。由于电容耦合，未被选择的字线、比特线、选择线和公共源极线也被提升到该擦除电压的相当大的部分。被选择的存储器单元的隧道氧化物层于是被施加强电场，且被选择的存储器单元的数据随着浮置栅极的电子通常通过Fowler-Nordheim隧穿机制被发射到衬底侧而被擦除。随着电子从浮置栅极被传送到P阱区域，被选择的单元的阈值电压降低。可对整个存储器阵列、单独的块或另一单位量的单元执行擦除。 在步骤804中，将一组擦除验证条件应用于存储器单元。在一种实现方式中，步骤 804包括将比特线放电为地(电平)，这可通过使漏极侧选择栅极(SGD)导通来实现。然后， 将高于零的电压(例如2.2V)施加到公共源极线，将特定电压(例如0V)施加到字线。电荷在给定NAND串的比特线上累积，直到衬底效应使NAND串中的至少一个存储器单元截止。在步骤806中，对NAND串中的每一个进行感测以确定是否充分擦除NAND串上的存储器单元。步骤806是在等待供电荷在比特线上累积的预定时间段之后执行的。在一种实现方式中，将给定比特线上的电压与基准值进行比较，以确定对应NAND串上的任何存储器单元是否具有大于目标值的Vt。目标值可以是负值。在一些实现方式中，将存储器单元擦除为-3V程度。在一个实施例中，如果检测出NAND串上的每一存储器单元的Vt已达到目标电平， 则将对应数据锁存器中存储的数据变为逻辑“1”。如果检测出NAND串中具有至少一个存储器单元的Vt尚未达到适当的目标电平，则不改变对应数据锁存器中存储的数据。在步骤808中，确定是否有足够的NAND串通过了擦除验证。在一种实现方式中， 允许特定数量的NAND串的擦除验证失败。例如，假设少于32个NAND串的擦除验证失败， 则整体擦除验证通过。如果擦除通过，则控制进入图9所示处理900的步骤902以执行软编程以压缩擦除分布。如果在步骤808中确定出擦除验证失败，则在步骤810中增加擦除电压。擦除电压可增加任何期望的量，例如0. 2V、0. 5V、1. OV等。在步骤802中施加新的擦除电压。图9是描述用于对存储器单元进行软编程的处理900的流程图。在一个实施例中， 如果所述处理800的步骤808确定存储器单元已被充分擦除，则使用图9的处理900。在步骤902中，将一个或多个软编程电压施加至存储器单元。在一个实施例中，在步骤902期间使用以下参数。各标记参照图4 (图4中未示出 Cpwell)。Cpwell指的是施加到P阱的电压。在该实施例中，相同的软编程电压被施加到哑元字线(例如WL_dl和WL_dO)和数据字线(例如WL0-WL63)。
比特线电压(BLO，BLl等)I-OV 源极07V
SGDVsg(Vdd+Vt)
权利要求
1.一种用于操作非易失性存储设备的方法，该方法包括执行多个非易失性存储元件的擦除，所述多个非易失性存储元件的集合包括数据非易失性存储元件和 元非易失性存储元件，所述 元非易失性存储元件是所述数据非易失性存储元件之一的邻居(1102)；对所述数据非易失性存储元件进行编程，所述数据非易失性存储元件中的至少一部分由于因所述数据非易失性存储元件中的另一个的后续编程而产生的耦合作用而出现阈值电压的明显增加(1104)；以及在对所述数据非易失性存储元件进行编程之后，将编程电压施加至所述 元非易失性存储元件，所述编程电压将所述 元非易失性存储元件的阈值电压增加到目标电平，该目标电平补偿由邻居非易失性存储元件在其它数据非易失性存储元件的编程期间所受到的较少耦合作用(1106)。
2.根据权利要求1所述的方法，其中，在将编程电压施加至所述 元非易失性存储元件后不进行关于是否已达到所述哑元非易失性存储元件的目标阈值电压电平的任何验证。
3.根据权利要求1或权利要求2所述的方法，其中，将仅单个编程脉冲施加至所述 元非易失性存储元件。
4.根据权利要求1至3中的任一项所述的方法，其中，将编程电压施加至所述 元非易失性存储元件包括将至少一个软编程电压施加至所述哑元非易失性存储元件。
5.根据权利要求1至4中的任一项所述的方法，还包括在执行所述擦除之后且在对所述数据非易失性存储元件进行编程之前，对所述非易失性存储元件组进行软编程，该软编程包括将第一软编程电压施加至所述数据非易失性存储元件，而将第二软编程电压施加至所述哑元非易失性存储元件，所述第二软编程电压小于所述第一软编程电压。
6.根据权利要求1至5中的任一项所述的方法，其中，所述非易失性存储元件的集合与漏极侧选择元件关联，所述 元非易失性存储元件在所述漏极侧选择元件与所述邻居非易失性存储元件之间。
7.根据权利要求6所述的方法，其中，对所述数据非易失性存储元件进行编程包括朝向所述漏极侧选择元件依次对所述数据非易失性存储元件进行编程。
8 根据权利要求1所述的方法，还包括验证所述 元非易失性存储元件是否已被编程为所述目标电平；如果所述 元非易失性存储元件尚未达到所述目标电平，将一个或多个附加编程电压施加至所述哑元非易失性存储元件；以及重复所述验证以及施加一个或多个附加编程电压，直到验证出所述 元非易失性存储元件已被编程为所述目标电平。
9.一种非易失性存储设备，包括非易失性存储元件组(块i)，所述非易失性存储元件组的集合包括数据非易失性存储元件和 元非易失性存储元件，所述 元非易失性存储元件是所述数据非易失性存储元件之一的邻居；以及与所述非易失性存储元件组通信的管理电路(220，242，230，240，242，244)，该管理电路执行对所述非易失性存储元件组的擦除，所述管理电路对所述数据非易失性存储元件进行编程，所述数据非易失性存储元件中的至少一部分由于因所述管理电路对所述数据非易失性存储元件中的另一个的后续编程而产生的耦合而出现阈值电压的明显增加，在对所述数据非易失性存储元件进行编程之后所述管理电路将编程电压施加至所述tt元非易失性存储元件，所述编程电压将所述 元非易失性存储元件的阈值电压增加到目标电平，该目标电平补偿由邻居非易失性存储元件在其它数据非易失性存储元件的编程期间所受到的较少耦合。
10.根据权利要求9所述的非易失性存储设备，其中，在将编程电压施加至所述 元非易失性存储元件之后，所述管理电路不验证是否已经达到所述 元非易失性存储元件的目标阈值电压电平。
11.根据权利要求9或10所述的非易失性存储设备，其中，所述管理电路仅将单个编程脉冲施加至所述 元非易失性存储元件。
12.根据权利要求9至11中的任一项所述的非易失性存储设备，其中，所述管理电路将编程电压施加至所述哑元非易失性存储元件包括所述管理电路将至少一个软编程电压施加至所述哑元非易失性存储元件。
13.根据权利要求9至12中的任一项所述的非易失性存储设备，还包括在执行所述擦除之后且在对所述数据非易失性存储元件进行编程之前，所述管理电路对所述非易失性存储元件组进行软编程，所述软编程包括所述管理电路将第一软编程电压施加至所述数据非易失性存储元件，所述管理电路将第二软编程电压施加至所述 元非易失性存储元件，所述第二软编程电压小于所述第一软编程电压。
14.根据权利要求9至13中的任一项所述的非易失性存储设备，其中，所述非易失性存储元件的集合与漏极侧选择元件关联，所述 元非易失性存储元件在所述漏极侧选择元件与所述邻居非易失性存储元件之间。
15.根据权利要求14所述的非易失性存储设备，其中，所述管理电路对所述数据非易失性存储元件进行编程包括所述管理电路朝向所述漏极侧选择元件依次对所述数据非易失性存储元件进行编程。
全文摘要
在文公开了用于操作非易失性存储器的技术。该技术补偿由不同字线上的非易失性存储元件受到的浮置栅极耦合作用的差异。执行对非易失性存储元件组的擦除(1102)。非易失性存储元件的集合用于存储数据，且非易失性存储元件中的至少一个是未用于存储数据的哑元。哑元是数据非易失性存储元件之一的邻居。在擦除之后，对数据非易失性存储元件进行编程(1104)。然后，将编程电压施加到哑元非易失性存储元件以增加哑元的阈值电压，以对邻居非易失性存储元件产生浮置栅极耦合作用，以补偿由该邻居在编程期间受到的较小浮置栅极耦合作用(1106)。
文档编号G11C16/04GK102160118SQ200980136368
公开日2011年8月17日 申请日期2009年9月21日 优先权日2008年9月24日
发明者东谷政昭 申请人:桑迪士克股份有限公司