专利名称：半导体器件的制作方法
技术领域：
本发明的示例性实施例涉及半导体器件，更具体地说，涉及具有用于将输入信号 延迟并输出的延迟线的半导体器件。
背景技术：
诸如双数据速率同步动态随机存取存储器的同步半导体存储器件使用与从外部 设备输入的外部时钟同步的内部时钟，将数据传送至诸如存储控制器CTRL的外部设备以 及从诸如存储控制器CTRL的外部设备接收数据。为了在存储器件与存储控制器之间稳定地传送数据，重要的是使从存储器件输出 的数据与从存储控制器传送至存储器件的外部时钟在时间上同步。与内部时钟同步地从存储器件输出数据。在最初的模块中，内部时钟与外部时钟 同步地被传送到存储器件，但当内部时钟通过存储器件内的组成元件时，内部时钟被延迟 (内部延迟时间)，因此，当内部时钟从存储器件输出时，内部时钟可能不再与外部时钟同
止
少ο因此，为了稳定地传送从存储器件输出的数据，在总线上加载数据时，应补偿内部 时钟的内部延迟时间，使得内部时钟与从存储控制器传送的外部时钟同步，因而准确地定 位于外部时钟的边缘或中心处。如上所述，在总线上加载数据时，应补偿内部时钟的内部延迟时间。这里，内部时 钟是当从存储控制器传送的外部时钟通过基于传送数据的存储器件内的组成元件来模型 化的延迟电路时获得的延迟时钟。由于基于传送数据的存储器件内的组成元件来模型化的 延迟电路的延迟量不能更改，因此现有技术中使用进一步延迟内部时钟的相位直至内部时 钟的相位与外部时钟的相位同步的方法。然而，难以预先计算内部时钟与外部时钟之间的相位差。而且，根据存储器件的驱 动环境，内部时钟与外部时钟的间的相位差可在任何时候改变。因此，在根据控制信号而自 由地改变延迟量的延迟电路中延迟内部时钟，以使内部时钟的相位与外部时钟的相位准确 地同步。此外，当存储器件的驱动环境最差时，内部时钟与外部时钟之间的相位差可达到 几乎一个时钟周期(即，1 tck)。为了在满足最差驱动环境条件的同时使内部时钟的相位 与外部时钟的相位准确地同步，通常利用具有大范围变化的延迟量的延迟电路来延迟内部 时钟，该延迟量根据控制信号而改变。因此，使用满足上述延迟电路的上述条件的下述延迟线来使内部时钟的相位与外 部时钟的相位同步。
图1为说明具有延迟线的现有技术的半导体器件的方框图。
参见图1，具有延迟线的现有技术的半导体器件包括用于将输入信号IN_SIG延迟 的上部延迟线10、用于将输入信号IN_SIG延迟的下部延迟线12以及用于控制上部延迟线 10和下部延迟线12的延迟量的延迟控制器14。具有延迟线的现有技术的半导体器件进 一步包括相位混合器16，用于将从上部延迟线10输出的第一输出信号0UT_SIG1的相位与 从下部延迟线12输出的第二输出信号0UT_SIG2的相位进行混合，从而产生最终输出信号 0UT_SIG_F。考察上部延迟线10和下部延迟线12的结构，多个NAND门串联耦合，并且在该多 个串联耦合的NAND门中，设计了具有预定间隔的NAND门来接收输入信号IN_SIG。然而， 输入信号IN_SIG将被传送到哪一个NAND门是根据从延迟控制器14输出的延迟控制码 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>、C0N_2<1>、C0N_2<2>、. . .、C0N_2<N> 来确定的。下文将描述具有以上结构的现有技术的半导体器件的操作。
首先，参见图1，上部延迟线10和下部延迟线12被设计为在延迟线内的四个位置 中的一个位置处具有NAND门作为该多个串联耦合的NAND门中能够接收施加的输入信号 IN_SIG的NAND门。这是因为假设在图1中对应于两个NAND门的延迟量为单位延迟量。换言之，通过将输入信号IN_SIG延迟来产生最终输出信号0UT_SIG_F的过程包括 在相位混合器16中将从上部延迟线10输出的第一输出信号0UT_SIG1的相位与从下部延 迟线12输出的第二输出信号0UT_SIG2的相位进行混合从而产生并且输出最终输出信号 0UT_SIG_F的过程。因此，可以理解，从上部延迟线10输出的第一输出信号0UT_SIG1与从 下部延迟线12输出的第二输出信号0UT_SIG2可相差两个单位延迟量(2 X单位延迟量)， 该两个单位延迟量对应于通过四个NAND门的延迟，在此情况下，最终输出信号0UT_SIG_F 的延迟量发生对应于两个NAND门的单位延迟量的改变。这是基于如下假设相位混合器16使用相同权重来混合从上部延迟线10输出的 第一输出信号0UT_SIG1和从下部延迟线12输出的第二输出信号0UT_SIG2。虽然在可以执 行对上部延迟线10和下部延迟线12的操作之后，执行通过改变相位混合器16的权重来使 最终输出信号0UT_SIG_F的延迟量发生小于单位延迟的改变延迟量的操作，但在正常情况 下，在从上部延迟线10输出的第一输出信号0UT_SIG1以及从下部延迟线12输出的第二输 出信号0UT_SIG2的延迟量发生改变的过程期间，相位混合器16使用相同权重来混合从上 部延迟线10输出的第一输出信号0UT_SIG1与从下部延迟线12输出的第二输出信号0UT_ SIG2。在具有上述延迟线的现有技术的半导体器件中，输入信号IN_SIG被传送到上部 延迟线10和下部延迟线12，并且将分别从上部延迟线10和下部延迟线12输出的两个输 出信号0UT_SIG1以及0UT_SIG2的相位进行混合，从而产生最终输出信号0UT_SIG_F。这 样，可以不仅基于单位延迟而且还基于小于单位延迟量的延迟量来改变最终输出信号0UT_ SIG_F的延迟量。为了执行此操作，现有技术的半导体器件需要两条延迟线，这两条延迟线是上部 延迟线10和下部延迟线12，并且应将输入信号IN_SIG提供给上部延迟线10和下部延迟线 12。简言之，对于一个输入信号IN_SIG，应同时驱动两条延迟线10和12。因此，引起 了对用于针对一个输入信号IN_SIG驱动两条延迟线10和12的输入驱动器18的尺寸太大的担忧。此外，考察图1中所示的两条延迟线10和12的结构，两条延迟线10和12按照多 输入单输出(MISO)方法进行操作。具体而言，两条延迟线10和12具有这样的结构其中，对应于两个单位延迟量 (2 X单位延迟量)的多个NAND门选择性地接收输入信号IN_SIG，并且所接收的输入信号 IN_SIG经由位于两个单位延迟结构的起始处的NAND门输出。因此，随着两条延迟线10和12的变长，输入驱动器18的尺寸增加，以将输入信号 IN_SIG稳定地传送到对应于两个单位延迟量(2 X单位延迟量)的多个NAND门。输入驱动 器18的尺寸的增加引起了担忧。这里，由于输入驱动器18是在两条延迟线10和12执行用于延迟输入信号IN_SIG 的操作时始终接通的电路，因此输入驱动器18越大，电流消耗越高。此外，两条延迟线10和12的长度的增加意味着输入信号IN_SIG所经过的线路的 长度变长。这意味着施加到输入信号IN_SIG的负载增加，此也引起了担忧。而且，两条延迟线10和12所经过的线路具有这样的形式并联耦合到对应于两个 单位延迟量(2X单位延迟量)的多个NAND门。因此，导致对多个NAND门中所包括的晶体 管的栅电容会被当作负载的担忧。结果，两条延迟线10和12的长度的增加导致施加到输入信号IN_SIG的负载的大 小的增加。增加的负载不仅抑制了输入信号IN_SIG的快速传送，而且对输入信号IN_SIG 的信号质量有不利影响。根据现有技术，增加的负载不仅使延迟线不适合快速响应时间，而且有损准确性。 因此，现有技术的方法不适用于具有高速操作的延迟线的半导体器件。
发明内容
本发明的实施例涉及一种具有延迟线的半导体器件，该延迟线可以较宽变化范围 对输入信号进行延迟，而将施加至信号输入节点的负载和操作电流的量维持于最低等级。根据本发明的一个实施例，提供一种半导体器件，包括公共延迟电路，响应于延 迟控制码而将输入信号延迟以输出第一延迟输入信号和第二延迟输入信号；第一延迟电 路，响应于延迟控制码而将第一延迟输入信号延迟并输出第一输出信号；以及第二延迟电 路，响应于延迟控制码而将第二延迟输入信号延迟并输出第二输出信号。根据本发明的另一个实施例，提供一种半导体器件，包括输入延迟电路，通过公 共延迟路径将输入信号进行延迟来产生第一延迟信号，并通过附加延迟路径将第一延迟信 号进行延迟来产生第二延迟信号，所述公共延迟路径的长度是响应于延迟控制码而确定 的，而所述附加延迟路径的长度是响应于延迟控制码而确定的；第一输出延迟电路，通过第 一延迟路径将第一延迟信号延迟，并将延迟的第一延迟信号输出，所述第一延迟路径的长 度是响应于延迟控制码而确定的；以及第二输出延迟电路，通过第二延迟路径将第一延迟 信号或第二延迟信号延迟，并将延迟的第一延迟信号或延迟的第二延迟信号输出，所述第 二延迟路径的长度是响应于延迟控制码而确定的。 根据本发明的又一个实施例，提供一种具有由多个串联耦合的单位延迟块形成的 延迟线的半导体器件，其中，单位延迟块中的每一个包含公共延迟电路，响应于延迟控制码而将输入至公共输入节点的输入信号延迟并将延迟的信号输出至公共输出节点；第一延 迟电路，响应于延迟控制码而将经公共输入节点或第一输入节点输入的输入信号延迟，并 将延迟的信号输出至第一输出节点；以及第二延迟电路，响应于延迟控制码而将经公共输 入节点或第二输入节点输入的输入信号延迟，并将延迟的信号输出至第二输出节点。根据本发明的再一个实施例，提供一种具有由多 个串联耦合的单位延迟块形成的 延迟线的半导体器件，其中，单位延迟块中的每一个包含第一延迟逻辑块，响应于第一延 迟控制码而经第一信号输入节点接收信号，延迟所接收的信号，并且将延迟的信号输出至 第一信号输出节点或信号传送节点；第二延迟逻辑块，响应于第二延迟控制码而经第一信 号输入节点接收信号、或响应于第二延迟控制码的反相信号而经第二信号输入节点接收信 号，延迟所接收的信号，并将延迟的信号输出至第二信号输出节点；以及第三延迟逻辑块， 响应于第三延迟控制码而经第一信号输入节点接收信号、或响应于第三延迟控制码的反相 信号而经第三信号输入节点接收信号，延迟所接收的信号，并将延迟的信号输出至第三信 号输出节点。
图1为说明具有延迟线的现有技术的半导体器件的方框图。图2为说明根据本发明的第一实施例的具有延迟线的半导体器件的方框图。图3为说明根据本发明的第二实施例的具有延迟线的半导体器件的方框图。图4为说明根据本发明的第三实施例的具有延迟线的半导体器件的方框图。图5为说明根据本发明的第四实施例的具有延迟线的半导体器件的方框图。图6为说明根据本发明的第一至第四实施例的具有延迟线的半导体器件的概述 方框图。
具体实施例方式下文将参考附图详细地描述本发明的示例性实施例。然而，本发明可以不同形式 来实现，不应被解释为受限于本文中所述的实施例。相反，提供这些实施例，使本发明的公 开内容详尽完整，并且向本领域普通技术人员充分传达本发明的范围。本发明的全文公开 内容中，相同的附图标记在本发明的全部附图和实施例中指代相同的部件。第1实施例图2为说明根据本发明的第一实施例的具有延迟线的半导体器件的方框图。参见图2，具有延迟线的半导体器件包括公共延迟电路200、第一延迟电路220 以及第二延迟电路240。响应于延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>、C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>，来确定输入信 号IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N在公共延迟电路200中的公共延迟路径。 响应于延迟控制码 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、C0N_1<1>、C0N_1<2>、...、 C0N_1<N>、C0N_2<1>、C0N_2<2>、...、⑶N_2<N>，来确定从公共延迟电路传送的输入信号IN_ SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N所通过的第一延迟电路220的第一延迟路径。 响应于延迟控制码 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、C0N_1<1>、C0N_1<2>、...、 C0N_1<N>、C0N_2<1>、C0N_2<2>、...、⑶N_2<N>，来确定从公共延迟电路传送的输入信号IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_NK通过的第二延迟电路240的第二延迟路径。第 二延迟路径的长度被确定为与第一延迟路径的长度相差预定长度。此外，具有延迟线的半 导体器件还包括相位混合器260，用于将从第一延迟电路220输出的输出信号0UT_SIG1_ F的相位与从第二延迟电路240输出的输出信号OUT_SIG2_F的相位进行混合。此外，具有 延迟线的半导体器件还包括输入驱动器280，用于将外部输入信号IN_SIG驱动至延迟线 的信号输入节点IN_SIG_ND。延迟控制器290 产生延迟控制码 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、 C0N_1<1>、C0N_1<2>、· · ·、C0N_1<N>、C0N_2<1>、C0N_2<2>、· · ·、C0N_2<N>。延迟控制码 C0N_ PUB<1>、C0N_PUB<2>、…、C0N_PUB<N>、C0N_1<1>、C0N_1<2>、…、C0N_1<N>、C0N_2<1>、
C0N_2<2>.....C0N_2<N>包括用于控制公共延迟电路200的操作的公共延迟控制码C0N_
PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N> ；用于控制第一延迟电路220的操作的第一延迟控制
码C0N_1<1>、C0N_1<2>.....C0N_1<N> ；以及用于控制第二延迟电路240的操作的第二延迟
控制码 C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>。公共延迟电路200包括基于延迟单位来将经信号输入节点IN_SIG_ND传送的输入 信号IN_SIG_S进行延迟的多个公共延迟单元200<1>、200<2>、. . .、200<N>。这里，公共延迟单元200<1>、200<2>、. . .、200<N>响应于公共延迟控制码C0N_ PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>而执行操作。具体而言，当传送至公共延迟单 元 200<1>、200<2>、. . .、200<N> 的公共延迟控制码 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_
PUB<N>被使能时，从信号输入节点IN_SIG_ND或在前的公共延迟单元200<1>、200<2>.....
200<N-1> 传送的输入信号 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1 分别被延迟了
一个延迟单位。当传送至各个公共延迟单元200<1>、200<2>.....200<N>的公共延迟控制
码C0N_PUB<1>、C0N_PUB<2>、...、⑶N_PUB<N>被禁止时，从信号输入节点IN_SIG_ND或在前 的公共延迟单元 200<1>、200<2>、. . .、200<N-1> 传送的输入信号 IN_SIG_S、IN_SIG_1、IN_ SIG_2、. . .、IN_SIG_N-1 不能通过。第一延迟电路220包括多个第一延迟单元220<1>、220<2>、...、220<N>，用于基 于延迟单位来将经信号输入节点IN_SIG_ND传送的输入信号IN_SIG_S或从公共延迟电路 200中包括的公共延迟单元200<1>、200<2>、. . .、200<N_1>传送的输入信号IN_SIG_1、IN_ SIG_2、. . .、IN_SIG_N-1 进行延迟。这里，多个第一延迟单元220<1>、220<2>、. . .、220<N>响应于第一延迟控制
码C0N_1<1>、C0N_1<2>.....C0N_1<N>而执行操作。具体而言，当传送至第一延迟单元
220<1>、220<2>、. . .、220<N> 的第一延迟控制码 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N> 中的 任一个被使能时，与被使能的第一延迟控制码相对应的第一延迟单元使从在前的第一延迟
单元传送的输入信号延迟一个延迟单位，而与传送至第一延迟单元220<1>、220<2>.....
220<N>的第一延迟控制码C0N_1<1>、C0N_1<2>、...、⑶N_1<N>中未被使能的其它的第一延 迟控制码相对应的第一延迟单元使从公共延迟电路200的任一个公共延迟单元传送的输 入信号或经信号输入节点IN_SIG_ND传送的输入信号IN_SIG_S延迟一个延迟单位。第二延迟电路240包括一个第二延迟单元240<1>，用于使经信号输入节点 IN_SIG_ND传送的输入信号IN_SIG_S或从公共延迟电路200的公共延迟单元200<1>、 200<2>、. . .、200<N-1> 传送的输入信号 IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1 延迟两个延迟单位；以及多个第二延迟单元240<2>、240<3>.....240<N>，用于使上述输入信号延迟一
个延迟单位。这里，第二延迟单元240<1>以及其它第二延迟单元240<2>、240<3>、. . .、240<N> 响应于第二延迟控制码C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>而执行操作。具体而言，当传 送至第二延迟单元240<1>的第二延迟控制码C0N_2<1>被使能时，第二延迟单元240<2>的 输出信号0UT_SIG2_1被延迟两个延迟单位。当传送至第二延迟单元240<1>的第二延迟 控制码C0N_2<1>被禁止时，经信号输入节点IN_SIG_ND传送的输入信号IN_SIG_S被延迟
两个延迟单位。此外，当传送至多个第二延迟单元240<2>、240<3>.....240<N>的第二延
迟控制码C0N_2<2>、C0N_2<3>.....C0N_2<N>中的任一个被使能时，与被使能的第二延迟
控制码相对应的第二延迟单元使从在前的第二延迟单元传送的输入信号延迟一个延迟单
位。与传送至各个第二延迟单元240<2>、240<3>.....240<N>的第二延迟控制码C0N_2<2>、
C0N_2<3>.....C0N_2<N>中未被使能的其它的第二延迟控制码相对应的第二延迟单元使从
公共延迟电路200的任一个公共延迟单元传送的输入信号延迟一个延迟单位。参考上文所述内容，下文将描述根据本发明的第一实施例制造的半导体器件的延 迟电路的操作。首先，描述公共延迟电路200的操作。当公共延迟控制码C0N_PUB<1>、C0N_ PUB<2>、. . . ,C0N_PUB<N>被使能时，公共延迟电路200所包括的多个公共延迟单元200<1>、 200<2>、. . .、200<N> 接收输入信号 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N，使其延
迟一个延迟单位，并将延迟的信号输出。当公共延迟控制码C0N_PUB<1>、C0N_PUB<2>.....
C0N_PUB<N>被禁止时，公共延迟电路200所包括的多个公共延迟单元200<1>、200<2>、...、 200<N> 不传送输入信号 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N。因此，当公共延迟 控制码C0N_PUB<1>、C0N_PUB<2>、. . .、CON PUB<N>被禁止时，多个公共延迟单元200<1>、 200<2>、· · ·、200<N>不执行延迟操作。换言之，公共延迟控制码C0N_PUB< 1 >、C0N_PUB<2>、. . .、C0N_PUB<N> 是被使能
还是被禁止决定了公共延迟电路200所包括的多个公共延迟单元200<1>、200<2>.....
200<N>是否接收传送至它们的输入信号。因此，若选择性地将多位公共延迟控制码C0N_ PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>中的任一位作为最高使能位而使能，则用于较低单元 的位也全部被使能，而用于较高单元的位全部被禁止。例如，假设选择性地将公共延迟控制码C0N_PUB<1>、C0N_PUB<2>、...、⑶N_PUB<N> 中的第三个公共延迟控制码C0N_PUB<3>作为最高使能位使能，则比第三个公共延迟控制 码C0N_PUB<3>低的单元即第一个公共延迟控制码C0N_PUB<1>和第二个公共延迟控制码 C0N_PUB<2>被使能，而比第三个公共延迟控制码C0N_PUB<3>高的单元即第四个至第N个公 共延迟控制码 C0N_PUB<4>、C0N_PUB<5>、. . .、C0N_PUB<N> 被禁止。当如上所示将公共延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>中的第 一个至第三个公共延迟控制码C0N_PUB<1>、C0N_PUB<2>和C0N_PUB<3>使能并将第四个至 第N个公共延迟控制码C0N_PUB<4>、C0N_PUB<5>、. . .、C0N_PUB<N>禁止时，公共延迟电路 200执行通过第一个至第三个公共延迟单元200<1>、200<2>和200<3>以三个延迟阶段(每 一个阶段使所接收的信号延迟一个延迟单位)将经信号输入节点IN_SIG_ND传送的输入信 号IN_SIG_S延迟并将信号IN_SIG_1、IN_SIG_2和IN_SIG_3输出的操作。
另一方面，由于第四个至第N个公共延迟单元200<4>、200<5>.....200<N>不执行
延迟操作，因此输出信号是与经信号输入节点IN_SIG_ND传送的输入信号IN_SIG_S无关地 被设定的。通常将这些输出信号设定成逻辑低电平。当公共延迟电路200的操作初始化时，公共延迟电路200响应于状态为所有公共 延迟控制码都被禁止的公共延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>的初始 值而不将输入信号IN_SIG_S进行延迟，并将输入信号IN_SIG_S无延迟地输出，并且公共延 迟电路200响应于公共延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0 N_PUB<N>而增加用于 输入信号IN_SIG_S的延迟单元。本文中，从图2所示的公共延迟电路200所包括的多个公共延迟单元200<1>、 200<2>、. . .、200<N>中最高的第N个公共延迟单元200<N>输出的信号IN_SIG_N未输入至 第一延迟电路220和第二延迟电路240，并且信号IN_SIG_N保持未连接且不执行任何实质 功能。替代地，可以将信号IN_SIG_N同时输入至第一延迟电路220和第二延迟电路240， 或可以将公共延迟电路200设计成好像用于产生信号IN_SIG_N的第N个公共延迟单元 200<N>不存在一样。简言之，可以与本发明的示例性实施例不同的方式使用公共延迟电路 200。下文中将描述第一延迟电路220的操作。当第一延迟控制码C0N_1<1>、
C0N_1<2>.....C0N_1<N>被使能时，第一延迟电路220所包括的多个第一延迟单元220<1>、
220<2>、· · ·、220<N>接收在前的第一延迟单元220<2>、220<3>、· · ·、220<N>的输出信号 0UT_SIG1_1、0UT_SIG1_2、. · ·、0UT_SIG1_N，使输出信号 0UT_SIG1_1、0UT_SIG1_2、. · ·、 0UT_SIG1_N延迟一个延迟单位，并将延迟的信号输出。当第一延迟控制码C0N_1<1>、
C0N_1<2>.....C0N_1<N>被禁止时，第一延迟电路220所包括的多个第一延迟单元220<1>、
220<2>.....220<N>接收从信号输入节点IN_SIG_ND传送的输入信号IN_SIG_S或从公共
延迟电路200所包括的多个公共延迟单元200<1>、200<2>.....200<N-1>传送的输入信号
IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1，使它们延迟一个延迟单位，并将延迟的信号输出。总而言之，确定第一延迟单元220<1>、220<2>.....220<N>要使两个信号中的哪
一个通过取决于第一延迟控制码C0N_1<1>、C0N_1<2>.....C0N_1<N>是被使能还是被禁
止。因此，当选择性地将多位第一延迟控制码C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>中的任 一位作为最高使能位使能时，比使能位低的单元的位全部被使能，而比使能位高的单元的 位全部被禁止。例如，当假设选择性地将第一延迟控制码C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>中 的第三个第一延迟控制码C0N_1<3>作为最高使能位使能时，则用于比最高使能的第三个 第一延迟控制码C0N_1<3>的单元低的单元的第一个第一延迟控制码C0N_1<1>和第二个第 一延迟控制码C0N_1<2>被使能，而用于比最高使能的第三个第一延迟控制码C0N_1<3>的
单元高的单元的第四个至第N个第一延迟控制码C0N_1<4>、C0N_1<5>.....C0N_1<N>被禁止。如以上实例所示，当第一延迟控制码C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>中的第 一个至第三个第一延迟控制码C0N_1<1>、C0N_1<2>和C0N_1<3>被使能且其余的第四个 至第N个第一延迟控制码C0N_1<4>、C0N_1<5>、. . .、C0N_1<N>被禁止时，第四个延迟电路 220<4>执行接收经第三个公共延迟单元200<3>传送的输入信号IN_SIG_3、使所接收的输入信号IN_SIG_3延迟一个延迟单位并将延迟的信号输出的操作。此外，第一个至第三个 第一延迟单元220<1>、220<2>和220<3>分别执行接收在前的第二至第四个第一延迟单元 220<2>、220<3> 和 220<4> 的输出信号 0UT_SIG1_1、0UT_SIG1_2、0UT_SIG1_3、使所接收的信 号0UT_SIG1_1、0UT_SIG1_2、0UT_SIG1_3延迟一个延迟单位并将延迟的信号0UT_SIG1_S、 0UT_SIG1_1和0UT_SIG1_2输出的操作。简言之，在第一延迟电路220所包括的多个第一延
迟单元220<1>、220<2>.....220<N>中，通过公共延迟电路200并传送至第四个第一延迟单
元220<4>的输入信号IN_SIG_3随着通过第四个至第一个第一延迟单元220<4>、220<3>、 220<2>和220<1>而以四个延迟阶段被延迟(每一个阶段步骤延迟一个延迟单位)，从而输 出信号 0UT_SIG1_3、0UT_SIG1_2、0UT_SIG1_1 禾Π 0UT_SIGl_Fo另一方面，虽然第五个至第N个第一延迟单元220<5>、220<6>.....220<N>经公共
延迟电路200接收与之相对应的第一延迟控制码C0N_1<5>、C0N_1<6>、...、⑶N_1<N>，但从 公共延迟电路200传送的信号是不重要的信号，其电平是与经信号输入节点IN_SIG_ND传 送的输入信号IN_SIG_S无关地被设定的。因此，输出信号不重要的信号，其电平是与经信 号输入节点IN_SIG_ND传送的输入信号IN_SIG_S无关地被设定的。通常将从公共延迟电 路200传送的这些信号设定成逻辑低电平。当第一延迟电路220的操作初始化时，第一延迟电路220响应于状态为所有 第
一延迟控制码都被禁止的第一延迟控制码C0N_1<1>、C0N_1<2>.....C0N_1<N>的初始
值，使从公共延迟电路200传送的输入信号IN_SIG_S (该信号是在无任何延迟的情况下 输出的信号)延迟一个延迟单位。第一延迟电路220响应于第一延迟控制码C0N_1<1>、 C0N_1<2>、. . .、C0N_1<N>，选择性地使从公共延迟电路200传送的输入信号IN_SIG_1、IN_ SIG_2 和 IN_SIG_N-1 通过。第一延迟控制码 C0N_1<1>、C0N_1<2>、. . . X0N_1<N> 的值递增 一个单位意味着顺序地将第一延迟控制码C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>的下一个较 高位使能。这里，从上文可看出，第一延迟电路220在所有第一延迟控制码C0N_1<1>、
C0N_1<2>.....C0N_1<N>被禁止的初始值状态下，直接接收经信号输入节点IN_SIG_ND
传送的输入信号IN_SIG_S。在初始化期间，在所有公共延迟控制码C0N_PUB<1>、C0N_ PUB<2>.....C0N_PUB<N>被禁止的初始值状态下，无延迟地输出输入信号IN_SIG_S。下文中将描述第二延迟电路240的操作。当第二延迟控制码C0N_2<1>、
C0N_2<2>.....C0N_2<N>被使能时，第二延迟电路240所包括的多个第二延迟单元240<1>、
240<2>、240<3>、. · ·、240<N> 接收从在前的第二延迟单元 240<2>、240<3>、. · ·、240<N> 传送 的输出信号 0UT_SIG2_1、0UT_SIG2_2、. . .、0UT_SIG2_N，使所接收的输出信号 0UT_SIG2_1、
0UT_SIG2_2.....0UT_SIG2_N延迟两个延迟单位或一个延迟单位，并将延迟的信号输出。
此外，当第二延迟控制码C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>被禁止时，第二延迟电路240 使从信号输入节点IN_SIG_ND传送的输入信号迟两个延迟单位并将延迟的 信号输出；或者第二延迟电路240接收从公共延迟电路200所包括的多个公共延迟单元 200<1>、200<2>、. . .、200<N-1> 传送的输入信号 IN_SIG_1、IN_SIG_2、. · ·、IN_SIG_N_1，使 它们延迟一个延迟单位，并将延迟的信号输出。换言之，确定第二延迟单元240<1>、240<2>、240<3>.....240<N>要接收两个信号
中的哪一个取决于第二延迟控制码C0N_2<1>、C0N_2<2>.....C0N_2<N>是被使能还是被禁止。因此，当选择性地将多位第二延迟控制码C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>中的任 一位作为最高使能位使能时，比最高使能位低的单元的位全部被使能，而比最高使能位高 的单元的位全部被禁止。例如，当假设选择性地将第二延迟控制码C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>中 的第三个第二延迟控制码C0N_2<3>作为最高使能位使能时，比最高使能码低的单元的第 一个第二延迟控制码C0N_2<1>和第二个第二延迟控制码C0N_2<2>被使能，而比最高使能 码高的单元的第四个至第N个第二延迟控制码C0N_2<4>、C0N_2<5>、...、⑶N_2<N>被禁止。 如以上实例所述，当第二延迟控制码C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>中的第 一个至第三个第二延迟控制码C0N_2<1>、C0N_2<2>和C0N_2<3>被使能并且其余的第四个 至第N个第二延迟控制码C0N_2<4>、C0N_2<5>、. . .、C0N 2<N>被禁止时，第二延迟电路240
接收经多个公共延迟单元200<1>、200<2>.....200<N>中的第三个公共延迟单元200<3>传
送的输入信号IN_SIG_3，使所接收的输入信号IN_SIG_3延迟一个延迟单位，并将输出信号 0UT_SIG2_3输出。同时，第二延迟电路240接收在前的第三个第二延迟单元240<3>和第四 个第二延迟单元240<4>的输出信号0UT_SIG2_2和0UT_SIG2_3，使所接收的输出信号0UT_ SIG2_2和0UT_SIG2_3延迟一个延迟单位，并将输出信号0UT_SIG2_1和0UT_SIG2_2输出。 此外，第二延迟电路240接收从第二个第二延迟单元240<2>传送的输出信号0UT_SIG2_1， 使所接收的输出信号0UT_SIG2_2延迟两个延迟单位，并将输出信号0UT_SIG2_S输出。换言之，经第四个至第二个第二延迟单元240<4>、240<3>和240<2>以三个延迟阶 段(每一个阶段延迟一个延迟单位)将传送至第四个第一延迟单元240<4>的输入信号IN_ SIG_3延迟，并接着经第一个第二延迟单元240<1>以两个延迟阶段(每一个延迟阶段延迟 一个延迟单位)将输入信号IN_SIG_3再次延迟，并将输出信号0UT_SIG1_3、0UT_SIG1_2、 0UT_SIG1_1 禾口 0UT_SIG1_F 输出。另一方面，虽然第五个至第N个第二延迟单元240<5>、240<6>.....240<N>经公共
延迟电路200接收相应的第二延迟控制码C0N_2<5>、C0N_2<6>、...、⑶N_2<N>，但从公共延 迟电路200传送的信号是不重要的信号，其电平是与经信号输入节点IN_SIG_ND传送的输 入信号IN_SIG_S无关地被设定的。因此，输出信号是不重要的信号，其电平是与经信号输 入节点IN_SIG_ND传送的输入信号IN_SIG_S无关地被设定的。通常将从公共延迟电路200 传送的这些信号的电平设定成逻辑低电平。当初始化第二延迟电路240的操作时，第二延迟电路240响应于状态为所有第
二延迟控制码都被禁止的第二延迟控制码C0N_2<1>、C0N_2<2>.....C0N_2<N>的初始
值，使从公共延迟电路200传送的输入信号IN_SIG_S(此信号是在无任何延迟的情况下 输出的信号)延迟两个延迟单位。第二延迟电路240响应于第二延迟控制码C0N_2<1>、
C0N_2<2>.....C0N_2<N>的值递增一个单位，选择性地使从公共延迟电路200传送的输入
信号 IN_SIG_1、IN_SIG_2 和 IN_SIG_N 通过。第二延迟控制码 C0N_2<1>、C0N_2<2>、...、 C0N_2<N>的值递增一个单位意味着从第一个第二延迟控制码C0N_2<1>开始，顺序地将第 二延迟控制码C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>的下一个较高位使能。这里，从上文可看出，第二延迟电路240在所有第二延迟控制码C0N_2<1>、
C0N_2<2>.....C0N_2<N>都被禁止的初始值的状态下，直接接收经信号输入节点IN_SIG_
ND传送的输入信号IN_SIG_S。在初始化期间，在所有公共延迟控制码C0N_PUB<1>、C0N_PUB<2>.....CON_PUB<N>都被禁止的初始值的状态下，将输入信号IN_SIG_S无延迟地输出。如上所述，当公共延迟电路200、第一延迟电路220和第二延迟电路240操作时，最 终输出的信号之间的关系如下。从第一延迟电路220最终输出的输出信号0UT_SIG1_F经 公共延迟电路200以例如三个延迟阶段(每一个阶段延迟一个延迟单位)被延迟，接着经 第一延迟电路220以例如四个延迟阶段(每一个阶段延迟一个延迟单位)被再次延迟。因 此，与传送至公共延迟电路200的输入信号比，从第一延迟电路220最终输出 的输出信号0UT_SIG1_F是以共计七个阶段被延迟的信号。此外，正如从第一延迟电路220最终输出的输出信号0UT_SIG1_F—样，从第二延 迟电路240最终输出的输出信号0肌_5162_ 经公共延迟电路200以例如三个延迟阶段(每 一个阶段延迟一个延迟单位)被延迟，接着经第二延迟电路240以例如五个延迟阶段(每 一个阶段延迟一个延迟单位)被延迟。因此，从第二延迟电路240最终输出的输出信号0UT_ SIG2_F是通过以共计八个延迟阶段将经输入信号节点IN_SIG_ND传送至公共延迟电路200 的输入信号IN_SIG_S延迟而获得的信号。如果描述根据本发明的第一实施例制造的半导体器件的延迟线的过程，则根 据例示性实施例，延迟控制码 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、C0N_1<1>、 C0N_1<2>、. . .、C0N_1<N>、C0N_2<1>、C0N_2<2>、. . .、C0N_2<N> 所包括的公共延迟控制码 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、第一延迟控制码 C0N_1<1>、C0N_1<2>、...、 C0N_1<N>和第二延迟控制码C0N_2<1>、C0N_2<2>、...、⑶N_2<N>的值是相同的。这意味着 在公共延迟控制码、第一延迟控制码和第二延迟控制码中的相同位置处的码被使能，而其 它的码被禁止。具体而言，当公共延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N> 中的第一个至第三个公共延迟控制码C0N_PUB<1>、C0N_PUB<2>和C0N_PUB<3>被使能并且 其余的第四个至第N个公共延迟控制码C0N_PUB<4>、C0N_PUB<5>、. . .、C0N_PUB<N>被禁止
时，假设第一延迟控制码C0N_1<1>、C0N_1<2>.....C0N_1<N>中的第一个至第三个第一延
迟控制码C0N_1<1>、C0N_1<2>和C0N_1<3>被使能，而其余的第四个至第N个第一延迟控制 码 C0N_1<4>、C0N_1<5>、...、⑶N_1<N> 被禁止；第二延迟控制码 C0N_2<1>、C0N_2<2>、...、 C0N_2<N>中的第一个至第三个第二延迟控制码C0N_2<1>、C0N_2<2>和C0N_2<3>被使能， 而其余的第四个至第N个第二延迟控制码C0N_2<4>、C0N_2<5>.....C0N_2<N>被禁止。然而，在此状态下，从第二延迟电路240最终输出的输出信号0UT_SIG2_F始终比 从第一延迟电路220最终输出的输出信号0UT_SIG1_F多延迟一个延迟单位。因此，根据示例性实施例，公共延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_ PUB<N>可以具有与第一延迟控制码C0N_1<1>、C0N_1<2>、...、C0N_1<N>相同的值，并且 具有比第二延迟控制码C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>的值大对应于一个延迟单位 的值。具体而言，当假设公共延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>中的 第一个至第三个公共延迟控制码C0N_PUB<1>、C0N_PUB<2>和C0N_PUB<3>被使能并且其 余的第四个至第N个公共延迟控制码C0N_PUB<4>、C0N_PUB<5>、. . .、C0N_PUB<N>被禁止
时，第一延迟控制码C0N_1<1>、C0N_1<2>.....C0N_1<N>中的第一个至第三个第一延迟控
制码C0N_1<1>、C0N_1<2>和C0N_1<3>被使能，而其余的第四个至第N个第一延迟控制码 C0N_1<4>、C0N_1<5>、. . .、C0N_1<N> 被禁止；第二延迟控制码 C0N_2<1>、C0N_2<2>、...、C0N_2<N>中的第一个第二延迟控制码C0N_2<1>和第二个第二延迟控制码C0N_2<2>被使 能，而其余的第三至第N个第二延迟控制码C0N_2<3>、C0N_2<4>、C0N_2<5>、. . .、C0N_2<N> 被禁止。如上所述，当改变延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>、C0N_2<1>、C0N_2<2>、. . .、C0N_2<N> 的值时，从第一延 迟电路220最终输出的输出信号0UT_SIG1_F经公共延迟电路200以例如三个延迟阶段(每 一个延迟步骤延迟一个延迟单位)被延迟，并 且接着经第一延迟电路220以四个延迟阶段 (每一个延迟阶段延迟一个延迟单位)被再次延迟。因此，最终输出信号0UT_SIG1_F变为 通过以七个延迟阶段(每一个延迟阶段延迟一个延迟单位)将经信号输入节点IN_SIG_ND 传送至公共延迟电路200的输入信号IN_SIG_S延迟而获得的信号。此外，与从第一延迟电路220最终输出的输出信号0UT_SIG1_F相比，从第二延迟 电路240最终输出的输出信号0肌_5162_ 经公共延迟电路200以例如两个延迟阶段(每一 个延迟阶段延迟一个延迟单位)被延迟，接着经第二延迟电路240以四个阶段(每一个阶 段延迟一个延迟单位)被再次延迟。因此，最终输出信号0UT_SIG2_F变为通过以六个阶段 (每一个阶段延迟一个延迟单位)将经输入信号节点IN_SIG_ND传送至公共延迟电路200 的输入信号IN_SIG_S延迟而获得的信号。总而言之，通过改变延迟控制码 C0N_PUB< 1 >、C0N_PUB<2>、. . .、C0N_PUB<N>、 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>、C0N_2<1>、C0N_2<2>、. . .、C0N_2<N> 的操作，从第二延 迟电路240最终输出的输出信号0UT_SIG2_F可以比从第一延迟电路220最终输出的输出 信号0UT_SIG1_F领先一个延迟单位。像现有技术一样，相位混合器260通过将第一延迟电路220的最终输出信号0UT_ SIG1_F的相位与第二延迟电路240的最终输出信号0UT_SIG2_F的相位进行混合，可以产 生具有小于延迟单位的延迟量的输出信号0UT_SIG_F。第一延迟电路220的最终输出信号 0UT_SIG1_F与第二延迟电路240的最终输出信号0UT_SIG2_F可以相差一个延迟单位。根据以上描述的本发明的第一实施例，经延迟线的信号输入节点IN_SIG_ND传送 的输入信号公共延迟电路200中被延迟预定延迟量，接着在通过第一延迟电路 220和第二延迟电路240时再次被延迟预定延迟量，从而经两个输出节点0UT_SIG_ND1和 0UT_SIG_ND2输出作为两个输出信号0UT_SIG1_F和0UT_SIG2_F。因此，当输入信号IN_SIG_S经输入驱动器280传送至信号输入节点IN_SIG_ND 时，其状态依赖于公共延迟电路200的负载。因此，不仅可以使输入信号IN_SIG_S的电平 变化最小化，而且可以使输入驱动器280的尺寸最小化。结果，输入信号IN_SIG_S可以以 高的准确性通过延迟线并具有快速响应时间。因此，根据本发明的第一实施例的延迟线可以应用于以比现有技术的半导体器件 更快地操作的半导体器件。第2实施例图3为说明根据本发明的第二实施例的具有延迟线的半导体器件的方框图。参见图3，具有延迟线的半导体器件包括输入延迟电路300、第一输出延迟电路 320和第二输出延迟电路340。输入延迟电路300通过公共延迟路径来将输入信号IN_ SIG_S延迟而产生第一延迟信号，所述公共延迟路径的长度是响应于延迟控制码C0N_PUB<1>、C0N_PUB<2>、…、CON_PUB<N>、C0N_1<1>、C0N_1<2>、…、C0N_1<N>、C0N_2<1>、
C0N_2<2>.....C0N_2<N>而确定的；并且通过附加延迟路径来将在公共延迟路径中产生
的第一延迟信号延迟而产生第二延迟信号，所述附加延迟路径的长度是响应于延迟控制码 C0N_PUB<1>、C0N_PUB<2>、· . .、C0N_PUB<N>、C0N_1<1>、C0N_1<2>、· . .、C0N_1<N>、C0N_2<1>、
C0N_2<2>.....C0N_2<N>而确定的。第一输出延迟电路320通过第一延迟路径来将输入延
迟电路300的第一延迟信号延迟并将延迟的第一延迟信号输出，所述第一延迟路径的长度 是响应于延迟控制码 CON_PUB<l>、CON_PUB<2>、...、⑶N_PUB<N>、CON_l<l>、CON_l<2>、...、 CON_l<N>、C0N_2<1>、CON_2<2>、. . .、CON_2<N> 而确定的。第二输出延迟电路 340 通过 第二延迟路径来将输入延迟电路300的信号延迟并将延迟的信号输出，所述第二延迟路 径的长度是响应于延迟控制码 C0N_PUB<1>、CON_PUB<2>、. . .、CON_PUB<N>、C0N_1<1>、 CON_l<2>、. . .、CON_l<N>、C0N_2<1>、CON_2<2>、. . .、CON_2<N> 而确定的。此外，具有延迟线的半导体器件还包括相位混合器360，用于将从第一输出延迟 电路320输出的输出信号0UT_SIG1_F的相位与从第二输出延迟电路340输出的第二输出 信号0UT_SIG2_F的相位进行混合。此外，具有延迟线的半导体器件还包括输入驱动器 380，用于将外部输入信号IN_SIG驱动至信号输入节点IN_SIG_ND。延迟控制码C0N_PUB<1>、C0N_PUB<2>、· . .、C0N_PUB<N>、C0N_1<1>、C0N_1<2>、·..、 C0N_1<N>、C0N_2<1>、C0N_2<2>、...、⑶N_2<N>产生于延迟控制器390中。延迟控制码C0N_ PUB<1>、C0N_PUB<2>、…、C0N_PUB<N>、C0N_1<1>、C0N_1<2>、…、C0N_1<N>、C0N_2<1>、
C0N_2<2>.....C0N_2<N>包括用于控制输入延迟电路300的操作的输入延迟控制码C0N_
PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N> ；用于控制第一输出延迟电路320的操作的第一延迟
控制码C0N_1<1>、C0N_1<2>.....C0N_1<N> ；以及用于控制第二输出延迟电路340的操作的
第二延迟控制码 C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>。输入延迟电路300包括多个输入延迟单元300<1>、300<2>、...、300<N>，用于使 经信号输入节点IN_SIG_ND传送的输入信号IN_SIG_S延迟一个延迟单位。具体而言，当 传送至输入延迟单元300<1>、300<2>、. . .、300<N>的输入延迟控制码C0N_PUB<1>、C0N_
PUB<2>.....C0N_PUB<N>被使能时，从信号输入节点IN_SIG_ND或在前的输入延迟单元
300<1>、300<2>、. . .、300<N-1> 传送的输入信号 IN_SIG_S、IN_SIG_1、IN_SIG_2、. · ·、IN_
SIG_N-1分别被延迟一个延迟单位。当传送至各个输入延迟单元300<1>、300<2>.....
300<N>的输入延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>被禁止时，从信号输 入节点IN_SIG_ND或在前的输入延迟单元300<1>、300<2>、. . .、300<N_1>传送的输入信号 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1 不通过。第一输出延迟电路320包括多个第一输出延迟单元320<1>、320<2>、. . .、320<N>， 用于基于延迟单位使经信号输入节点IN_SIG_ND传送的输入信号IN_SIG_S或从输入延迟 单元 300<1>、300<2>、· · ·、300<N-1> 传送的输入信号 IN_SIG_1、IN_SIG_2、· · ·、IN_SIG_N_1 延迟。这里，多个第一输出延迟单元320<1>、320<2>、. . .、320<N>响应于第一延迟控制 码C0N_1<1>、C0N_1<2>.....C0N_1<N>而执行操作。具体而言，当传送至第一输出延迟单元
320<1>、320<2>、. · ·、320<N> 的第一延迟控制码 C0N_1<1>、C0N_1<2>、· · ·、C0N_1<N> 中的任 一个第一延迟控制码被使能时，与使能的第一延迟控制码相对应的第一输出延迟单元使从在前的第一输出延迟单元传送的输入信号延迟一个延迟单位。另一方面，与传送至各个第 一输出延迟单元 320<1>、320<2>、. · ·、320<N> 的第一延迟控制码 C0N_1<1>、C0N_1<2>、· · ·、 C0N_1<N>中未被使能的第一延迟控制码相对应的第一输出延迟单元使从输入延迟电路 300的任一个输入延迟单元传送的输入信号或经信号输入节点IN_SIG_ND传送的输入信号 IN_SIG_S延迟一个延迟单位。第二输出延迟电路340包括多个第二输出延迟单元340<1>、340<2>、. . .、340<N>， 用于使从输入延迟电路300的输入延迟单元300<1>、300<2>、. . .、300<N>传送的信号IN_ SIG_1、IN_SIG_2、. . .、IN_SIG_N 延迟一个延迟单位。这里，第二输出延迟单元340<1>、340<2>、340<3>、. . .、340<N>响应于第二延迟控
制码C0N_2<1>、C0N_2<2>.....C0N_2<N>而执行操作。具体而言，当传送至第二输出延迟
单元 340<1>、340<2>、· · ·、340<N> 的第二延迟控制码 C0N_2<1>、C0N_2<2>、· · ·、C0N_2<N> 中的任一个第二延迟控制码被使能时，与使能的第二延迟码相对应的第二输出延迟单元使 从在前的第二输出延迟单元传送的输入信号延迟一个延迟单位。与传送至第二输出延迟单 元 340<1>、340<2>、. . .、340<N> 的第二延迟控制码 C0N_2<1>、C0N_2<2>、. . .、C0N_2<N> 中 未被使能的其余的第二延迟控制码相对应的第二输出延迟单元使从输入延迟电路300所
包括的任一个输入延迟单元传送的输入信号IN_SIG_1、IN_SIG_2.....IN_SIG_N延迟一个
延迟单位。这里，输入延迟电路300所包括的多个输入延迟单元300<1>、300<2>、. . .、300<N> 基于第一输出延迟电路320与第二输出延迟电路340之间的连接关系并且基于输入延迟控 制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>而灵活地作为公共延迟路径或附加延迟路 径来操作。首先，将描述第一输出延迟电路320和第二输出延迟电路340与输入延迟电路 300之间的连接关系。第一输出延迟电路320接收传送至输入延迟电路300所包括的各个输 入延迟单元 300<1>、300<2>、· · ·、300<N> 的输入信号 IN_SIG_S、IN_SIG_1、IN_SIG_2、· · ·、 IN_SIG_N-1，并执行延迟操作。第二输出延迟电路340接收从输入延迟电路300所包括的 各个输入延迟单元 300<1>、300<2>、. · ·、300<N> 输出的输入信号 IN_SIG_1、IN_SIG_2、· · ·、 IN_SIG_N,并执行延迟操作。具体而言，经输入延迟电路300传送至第一输出延迟电路320 所包括的第一输出延迟单元320<1>、320<2>、. . .、320<N>的输入信号IN_SIG_S、IN_SIG_1、 IN_SIG_2、· · ·、IN_SIG_N-1 比传送至第二输出延迟单元 340<1>、340<2>、· · ·、340<N> 的输 入信号IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N少延迟一个延迟单位。
因此，在输入延迟电路300所包括的多个输入延迟单元300<1>、300<2>、...、 300<N>中，与比在输入延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>中被使能的 输入延迟控制码的最大值小一个延迟单位的输入延迟控制码的值相对应的输入延迟单元 的延迟量变为这样一部分在此部分中，输入延迟电路300的延迟量共同施加于从输入延 迟电路300传送至第一输出延迟电路320和第二输出延迟电路340的输入信号。该部分被 称作公共延迟路径。这里，由于输入延迟控制码C0N_PUB<1>、C0N_PUB<2>、...、⑶N_PUB<N> 中被使能的输入延迟控制码的最大值并不是预先确定的，因此公共延迟路径的长度不是预 先确定的。此外，在输入延迟电路300所包括的多个输入延迟单元300<1>、300<2>、...、 300<N>中，附加延迟路径是这样的一部分其延迟不施加于从输入延迟电路300传送至第一输出延迟电路320的输入信号，但施加于从输入延迟电路300传送至第二输出延迟电路 340的输入信号。这里，由于附加延迟路径共计具有一个输入延迟单元的延迟量，因此可理 解，其延迟量固定于对应于一个延迟单位的延迟量。 上述方法中，可以将输入延迟电路300所包括的多个输入延迟单元300<1>、
300<2>.....300<N>划分成用于公共延迟路径的输入延迟单元和用于附加延迟路径的输入
延迟单元。然而，此划分是基于第一输出延迟电路320与第二输出延迟电路340具有相同 长度的假设来进行的。当第一输出延迟电路320比第二输出延迟电路340长一个延迟单元 时，整个输入延迟电路300可变为公共延迟路径。换言之，根据一实例，附加延迟路径可以 固定于对应于一个延迟单元的延迟量。或者，附加延迟路径也可以不具有延迟量。因此，当第一输出延迟电路320与第二输出延迟电路340具有相同长度时，第二输 出延迟电路340使经输入延迟电路300的附加延迟路径产生的第二延迟信号延迟，并将延 迟的第二延迟信号输出。另一方面，当第一输出延迟电路320比第二输出延迟电路340长 一个延迟单元时，第二输出延迟电路340像第一输出延迟电路320 —样，使经输入延迟电路 300的公共延迟路径产生的第一延迟信号延迟并将延迟的第一延迟信号输出。这里，当第一 输出延迟电路320比第二输出延迟电路340长一个延迟单元时，输入延迟电路300不需要 任何附加延迟路径。因此，不存在第二延迟信号。基于上述结构，下文将描述根据本发明的第二实施例制造的半导体器件的延迟电 路的操作。首先，将描述输入延迟电路300的操作。当输入延迟控制码C0N_PUB<1>、C0N_ PUB<2>、...、⑶N_PUB<N>被使能时，输入延迟电路300所包括的多个输入延迟单元300<1>、 300<2>、. . .、300<N> 分别接收输入信号 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1， 使它们延迟一个延迟单位，并将延迟的信号输出。当输入延迟控制码C0N_PUB<1>、C0N_ PUB<2>、...、⑶N_PUB<N>被禁止时，输入延迟电路300所包括的多个输入延迟单元300<1>、 300<2>、. . .、300<N> 不使施加至它们的输入信号 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_ SIG_N-1通过。因此，多个输入延迟单元300<1>、300<2>、. . .、300<N>不执行延迟操作。具体而言，输入延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>是被使能
还是被禁止决定了输入延迟电路300所包括的多个输入延迟单元300<1>、300<2>.....
300<N>是否使传送至它们的输入信号通过。因此，若选择性地将多位输入延迟控制码C0N_ PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>中的任一位作为最高使能位使能，则较低单元的位全 部被使能，而较高单元的位全部被禁止。例如，当假设输入延迟控制码C0N_Pra<l>、C0N_PUB<2>、. . .、C0N_PUB<N>中的第 三个输入延迟控制码C0N_PUB<3>作为最高使能位被使能时，则作为比第三个输入延迟控 制码C0N_PUB<3>低的单元的第一个输入延迟控制码C0N_PUB<1>和第二个输入延迟控制码 C0N_PUB<2>被使能，而作为比第三个输入延迟控制码C0N_PUB<3>高的单元的第四个至第N 个输入延迟控制码 C0N_PUB<4>、C0N_PUB<5>、. . .、C0N_PUB<N> 被禁止。在上述示例性状态下，如下所述在输入延迟电路300中划分公共延迟路径和附加 延迟路径。首先，当用于确定第一输出延迟电路320的长度的第一延迟控制码C0N_1<1>、 C0N_1<2>、. . .、C0N_1<N>的值与输入延迟电路300的输入延迟控制码C0N_PUB<1>、C0N_PUB<2> .....CON_PUB<N>的值相同并且用于确定第二输出延迟电路340的长度的第二延
迟控制码CON_2<l>、CON_2<2>、. . .、CON_2<N>的值比输入延迟电路300的输入延迟控制码 CON_PUB<l>、CON_PUB<2>、. . .、CON_PUB<N>的值小对应于一个延迟单位的值时，附加延迟路 径的长度变为“0”。因此，第一输出延迟电路320和第二输出延迟电路340 —起接收经输入 延迟电路300的公共延迟路径输出的输入信号，并且执行延迟操作。简言之，正如将输入延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>中的 第一个至第三个输入延迟控制码C0N_PUB<1>、C0N_PUB<2>和C0N_PUB<3>使能一样，当第
一延迟控制码C0N_1<1>、C0N_1<2>.....C0N_1<N>中的第一个至第三个第一延迟控制码
C0N_1<1>、C0N_1<2> 和 C0N_1<3> 被使能并且第二延迟控制码 C0N_2<1>、C0N_2<2>、...、 C0N_2<N>中的第一个第二延迟控制码C0N_2<1>和第二个第二延迟控制码C0N_2<2>被使能 时，第一个至第三个输入延迟单元300<1>、300<2>和300<3>属于输入延迟电路300所包括
的输入延迟单元300<1>、300<2>.....300<N>中的公共延迟路径。同时，不需要附加延迟路
径。因此，第一输出延迟电路320与第二输出延迟电路340都接收输入信号IN_SIG_3并执 行延迟操作，输入信号IN_SIG_3是以三个阶段(每一个阶段以一个延迟单位为基础)被延 迟并经输入延迟电路300的公共延迟路径输出的信号。另一方面，当用于确定第一输出延迟电路320的长度的第一延迟控制码 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>的值和用于确定第二输出延迟电路340的长度的第二 延迟控制码C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>的值具有与比输入延迟电路300的输入延 迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>的值小一个延迟单位的值相对应的值 时，附加延迟路径共计具有与一个延迟单元的长度相对应的长度。因此，第一输出延迟电路 320接收经输入延迟电路300的公共延迟路径输出的输入信号，并执行延迟操作。第二输出 延迟电路340经附加路径接收输入信号并执行延迟操作，在附加路径中，上述输入信号比 经公共延迟路径输出的输入信号多延迟一个延迟单位。具体而言，当第一延迟控制码C0N_1<1>、C0N_1<2>.....C0N_1<N>中的第一个第
一延迟控制码C0N_1<1>和第二个第一延迟控制码C0N_1<2>被使能并且第二延迟控制码 C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>中的第一个第二延迟控制码C0N_2<1>和第二个第二 延迟控制码C0N_2<2>被使能，同时输入延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_ PUB<N>中的第一个至第三个输入延迟控制码C0N_PUB<1>、C0N_PUB<2>和C0N_PUB<3>被使
能时，输入延迟电路300所包括的输入延迟单元300<1>、300<2>.....300<N>中的第一个输
入延迟单元300<1>和第二个输入延迟单元300<2>属于公共延迟路径，而第三个输入延迟 单元300<3>属于附加延迟路径。因此，第一输出延迟电路320接收经由输入延迟电路300 的公共延迟路径以两个阶段延迟(每一个阶段延迟一个延迟单位)并输出的输入信号IN_ SIG_2，并执行延迟操作。因此，第二输出延迟电路340接收经由公共延迟路径与附加延迟 路径以三个阶段(每一个阶段延迟一个延迟单位)延迟并且输出的输入信号IN_SIG_3，并 执行延迟操作。不属于输入延迟电路300中的公共延迟路径和附加延迟路径中的任一个的第四
个至第N个输入延迟单元300<4>、300<5>.....300<N>不执行延迟操作。因此，输出信号是
不重要的信号，其电平是与经信号输入节点IN_SIG_ND传送的输入信号关地被 设定的。通常将从输入延迟电路300传送的这些信号设定成逻辑低电平。
当输入延迟电路300的公共延迟路径的操作初始化时，与输入延迟控制码C0N_
PUB<1>、C0N_PUB<2>.....C0N_PUB<N>的初始值(此为所有输入延迟控制码都被禁止的状
态)相对应地，将长度设定为0( S卩，不延迟输入信号将其原样输出)；以及与 输入延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>的值递增一个单位相对应地， 使输入信号的延迟增加与一个延迟单位相对应的长度。此外，下文将解释输入延迟电路300的附加延迟路径的操作。当输入延迟控制 码 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N> 的值具有与第一延迟控制码 C0N_1<1>、 C0N_1<2>、. . .、C0N_1<N>相同的值并且具有比第二延迟控制码C0N_2<1>、C0N_2<2>、...、 C0N_2<N>大一个单位的值时，长度被设定为“0”(即，将输入信号无任何延迟地从公共延迟 路径输出)。当输入延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>的值比第一延 迟控制码 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N> 和第二延迟控制码 C0N_2<1>、C0N_2<2>、...、 C0N_2<N>的值大一个单位时，长度被设定成对应于一个延迟单位。下文中将描述第一输出延迟电路320的操作。当第一延迟控制码C0N_1<1>、
C0N_1<2>.....C0N_1<N>被使能时，第一输出延迟电路320所包括的多个第一输出延迟
单元 320<1>、320<2>、· · ·、320<N> 分别接收从第一输出延迟单元 320<1>、320<2>、· · ·、 320<N-1>中在前的第一输出延迟单元320<2>、320<3>、. . .、320<N>传送的输出信号 0UT_SIG1_1、0UT_SIG1_2、. · ·、0UT_SIG1_N，使输出信号 0UT_SIG1_1、0UT_SIG1_2、. · ·、 0UT_SIG1_N延迟一个延迟单位，并将延迟的信号输出。当第一延迟控制码C0N_1<1>、
C0N_1<2>.....C0N_1<N>被禁止时，第一输出延迟电路320所包括的多个第一输出延迟单
元320<1>、320<2>.....320<N>分别接收从信号输入节点IN_SIG_ND传送的输入信号IN_
SIG_S或从输入延迟电路300包括的多个输入延迟单元300<1>、300<2>、. . .、300<N_1>传
送的输入信号IN_SIG_1、IN_SIG_2.....IN_SIG_N_1，使它们延迟一个延迟单位，并将延迟
的信号输出。总而言之，确定第一输出延迟单元320<1>、320<2>.....320<N>要接收两个信号
中的哪一个取决于第一延迟控制码C0N_1<1>、C0N_1<2>.....C0N_1<N>是被使能还是被禁
止。因此，当选择性地将多位第一延迟控制码C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>中的任 一位作为最高使能位使能时，比最高使能位低的单元的位全部被使能，而比最高使能位高 的单元的位全部被禁止。例如，当假设选择性地将第一延迟控制码C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>中 的第三个第一延迟控制码C0N_1<3>作为最高使能位使能时，比最高使能的第三个第一延 迟控制码C0N_1<3>低的单元的第一个第一延迟控制码C0N_1<1>和第二个第一延迟控制码 C0N_1<2>被使能，而比最高使能的第三个第一延迟控制码C0N_1<3>高的单元的第四个至 第N个第一延迟控制码C0N_1<4>、C0N_1<5>、. . .、C0N_1<N>被禁止。如以上实例所示，当第一延迟控制码C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>中的第 一个至第三个第一延迟控制码C0N_1<1>、C0N_1<2>和C0N_1<3>被使能并且其余的第四个 至第N个第一延迟控制码C0N_1<4>、C0N_1<5>、. . .、C0N_1<N>被禁止时，第一输出延迟电 路320执行接收经第三个输入延迟单元300<3>传送的输入信号IN_SIG_3、基于一个延迟单 位将所接收的输入信号IN_SIG_3延迟并且将延迟的信号输出的操作。此外，第一输出延迟 电路320所包括的多个第一输出延迟单元320<1>、320<2>.....320<N>中的第一个至第三个第一输出延迟单元320<1>、320<2>和320<3>分别执行接收作为在前的第一输出延迟单 元的第二个至第四个第一输出延迟单元320<2>、320<3>和320<4>的输出信号0UT_SIG1_1、 0UT_SIG1_2 和 0UT_SIG1_3、使所接收的信号 0UT_SIG1_1、0UT_SIG1_2 和 0UT_SIG1_3 延迟 一个延迟单位并将延迟的信号0UT_SIG1_S、0UT_SIG1_1和0UT_SIG1_2输出的操作。具体而言，在第一输出延迟电路320所包括的多个第一输出延迟单元320<1>、
320<2>.....320<N>中，通过输入延迟电路300并传送至第四个第一输出延迟单元320<4>
的输入信号IN_SIG_3在通过第四个至第一个第一输出延迟单元320<4>、320<3>、320<2> 和320<1>时以四个阶段(每一个阶段延迟一个延迟单位)被延迟，从而输出信号0UT_ SIG1_3、0UT_SIG1_2、0UT_SIG1_1 和 0UT_SIG1_F。因此，第一输出延迟电路 320 的第一延迟 路径具有对应于四个延迟单位的长度。另一方面，虽然第五个至第N个第一输出延迟单元320<5>、320<6>.....320<N>经
输入延迟电路300接收相应的输入信号IN_SIG_6、IN_SIG_6、. . .、IN_SIG_N，但从输入延迟 电路300传送的信号是不重要的信号，其电平是与经信号输入节点IN_SIG_ND传送的输入 信号IN_SIG_S无关地被设定的。因此，输出信号是不重要的信号，其电平是与经信号输入 节点IN_SIG_ND传送的输入信号IN_SIG_S无关地被设定的。通常将从输入延迟电路300 传送的这些信号设定成逻辑低电平。当第一输出延迟电路320的用于确定第一延迟路径的长度的操作初始化时，第一 输出延迟电路320响应于第一延迟控制码C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>的初始值 (这意味着所有的第一延迟控制码都被禁止的状态)使从输入延迟电路300传送的输入信 号IN_SIG_S(输入延迟电路300的长度为“0”的情况)延迟一个延迟单位。第一输出延迟 电路320响应于第一延迟控制码C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>的值递增一个单位， 而使从输入延迟电路300传送的输入信号IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N-1增加一个 延迟单位。这里，从上文可看出，第一输出延迟电路320在所有的第一延迟控制码C0N_1 < 1 >、
C0N_1<2>.....C0N_1<N>都被禁止的初始值状态下，直接接收经信号输入节点IN_SIG_ND
传送的输入信号IN_SIG_S。在初始化期间，公共延迟路径的长度为“0”，并且在所有的公共 延迟控制码C0N_PUB<1>、C0N_PUB<2>、...、⑶N_PUB<N>都被禁止的初始值状态下将输入信 号IN_SIG_S无延迟地输出，在概括输入延迟电路300的操作的描述中使用了这种状态。下文中将描述第二输出延迟电路340的操作。当第二延迟控制码C0N_2<1>、
C0N_2<2>.....C0N_2<N>被使能时，第二输出延迟电路340所包括的多个第二输出延迟单
元 340<1>、340<2>、· · ·、340<N> 接收从第二输出延迟单元 340<1>、340<2>、340<3>、· · ·、 340<N-1>中的在前的第二输出延迟单元340<2>、340<3>、. . .、340<N>传送的输出信号 0UT_SIG1_1、0UT_SIG1_2、. . .、0UT_SIG1_N，基于一个延迟单位使所接收的输出信号0UT_
SIG1_1、0UT_SIG1_2.....0UT_SIG1_N延迟，并将延迟的信号输出。此外，当第二延迟控制
码C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>被禁止时，第二输出延迟电路340分别使从输入延
迟电路300所包括的多个输入延迟单元300<1>、300<2>.....300<N>传送的输入信号IN_
SIG_1、IN_SIG_2.....IN_SIG_N延迟，使它们延迟一个延迟单位，并将延迟的信号输出。具体而言，确定多个第二输出延迟单元340<1>、340<2>.....340<N>要接收两个
信号中的哪一个取决于第二延迟控制码C0N_2<1>、C0N_2<2>.....C0N_2<N>是被使能还是被禁止。因此，当选择性地将多位第二延迟控制码C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>中 的任一位作为最高使能位使能时，比最高使能位低的单元的位全部被使能，而比最高使能 位高的单元的位全部被禁止。例如，当假设第二延迟控制码C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>中的第三个 第二延迟控制码C0N_2<3>被使能时，比最高使能码低的单元的第一个第二延迟控制码 C0N_2<1>和第二个第二延迟控制码C0N_2<2>被使能，而比最高使能码高的单元的第四个 至第N个第二延迟控制码C0N_2<4>、C0N_2<5>、. . .、C0N_2<N>被禁止。如以上实例所述，当第二延迟控制码C0N_2<1>、C0N_2<2>.....C0N_2<N>中的第
一个至第三个第二延迟控制码C0N_2<1>、C0N_2<2>和C0N_2<3>被使能并且其余的第四个 至第N个第二延迟控制码C0N_2<4>、C0N_2<5>、. . .、C0N_2<N>被禁止时，第二输出延迟电 路340接收经第四个输入延迟单元300<4>传送的输入信号IN_SIG_4，使所接收的输入信号 IN_SIG_4延迟一个延迟单位，并将延迟的信号输出。同时，第二输出延迟电路340所包括的
多个第二输出延迟单元340<1>、340<2>.....340<N>中的第一个至第三个第二输出延迟单
元340<1>、340<2>和340<3>使从在前的第二个至第四个第二输出延迟单元340<2>、340<3> 和340<4>传送的输出信号0UT_SIG1_1、0UT_SIG1_2和0UT_SIG1_3延迟一个延迟单位，并 将延迟的信号 0UT_SIG1_F、0UT_SIG1_1 和 0UT_SIG_2 输出。换言之，经输入延迟电路300传送至第二输出延迟电路340所包括的多个第二输 出延迟单元340<1>、340<2>、340<3>、· · ·、340<N>中的第四个第二输出延迟单元340<4>的 输入信号IN_SIG_4经第四个至第一个第二输出延迟单元340<4>、340<3>、340<2>和340<1> 以四个阶段(每一个阶段延迟一个延迟单位)被延迟，并且接着作为输出信号0UT_SIG1_3、 0UT_SIG1_2、0UT_SIG1_1和0UT_SIG1_F输出。因此，第二输出延迟电路340中的第二延迟 路径具有对应于四个延迟单位的长度。另一方面，虽然第五个至第N个第二延迟单元340<5>、340<6>.....340<N>经输入
延迟电路300接收相应的输入信号IN_SIG_6、IN_SIG_6、. . .、IN_SIG_N，但从输入延迟电 路300传送的这些信号是不重要的信号，其电平是与经信号输入节点IN_SIG_ND传送的输 入信号IN_SIG_S无关地被设定的。因此，输出信号也是不重要的信号，其电平是与经信号 输入节点IN_SIG_ND传送的输入信号IN_SIG_S无关地被设定的。通常将从输入延迟电路 300传送的这些信号的电平设定成逻辑低电平。当第二输出延迟电路340的用于确定第二延迟长度的长度的操作初始化时，第二 输出延迟电路340响应于第二延迟控制码C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>的初始值 (这是所有的第二延迟控制码都被禁止的情况)使从输入延迟电路300传送的输入信号 IN_SIG_1 (这是输入延迟电路300的公共延迟路径的长度为“0”并且附加延迟路径的长度 对应于一个延迟单位的情况)延迟两个延迟单位，并且第二输出延迟电路340响应于第二
延迟控制码C0N_2<1>、C0N_2<2>.....C0N_2<N>的值递增一个单位(这意味着顺序增加第
二延迟控制码C0N_2<1>、C0N_2<2>、...、⑶N_2<N>的最高使能位)而使从输入延迟电路300 传送的输入信号IN_SIG_1、IN_SIG_2和IN_SIG_N_1增加一个延迟单位。将在下文中基于以上描述的内容来描述当输入延迟电路300、第一输出延迟电路 320和第二输出延迟电路340操作时，最终输出的信号之间的关系。首先，在用于确定输入延迟电路300的长度的输入延迟控制码C0N_PUB<1>、C0N_PUB<2>.....C0N_PUB<N>的值比用于确定第一输出延迟电路320的长度的第一延迟控制码
C0N_1<1>、C0N_1<2>.....C0N_1<N>的值以及用于确定第二输出延迟电路340的长度的第
二延迟控制码C0N_2<1>、C0N_2<2>.....C0N_2<N>的值大一个单位的情况下，根据一个实
例，当输入延迟电路300具有三个延迟单位的长度时，输入延迟电路300包括具有两个延迟 单位的长度的公共延迟路径以及具有一个延迟单位的长度的附加延迟路径。此外，由于输入延迟电路300具有三个延迟单位的长度，因此第一输出延迟电路 320和第二输出延迟电路340也都具有三个延迟单位的长度。在此情况下，从第一输出延迟电路320输出的输出信号0UT_SIG1_F是在延迟了与 输入延迟电路300的公共延迟路径的长度相对应的两个延迟单位并且再延迟了与第一输 出延迟电路320的第一延迟路径的长度相对应的三个延迟单位之后所输出的信号。因此， 输出信号0UT_SIG1_F是通过使经信号输入节点IN_SIG_ND施加至输入延迟电路300的输 入信号IN_SIG_S延迟共计五个延迟单位而获得的延迟信号。另一方面，从第二输出延迟电路340输出的输出信号0UT_SIG2_F是在延迟三个延 迟单位(对应于输入延迟电路300的公共延迟路径以及附加延迟路径的长度)并且再延迟 三个延迟单位(对应于第二输出延迟电路340的第二延迟路径的长度)之后所输出的信 号。因此，与经信号输入节点IN_SIG_ND施加至输入延迟电路300的输入信号IN_SIG_S相 比，输出信号0UT_SIG2_F是延迟了共计六个延迟单位的信号。其次，当假设用于确定输入延迟电路300的长度的输入延迟控制码C0N_PUB<1>、
C0N_PUB<2>.....C0N_PUB<N>的值与用于确定第一输出延迟电路320的长度的第一延迟控
制码C0N_1<1>、C0N_1<2>、...、⑶N_1<N>的值相同而比用于确定第二输出延迟电路340的
长度的第二延迟控制码C0N_2<1>、C0N_2<2>.....C0N_2<N>的值大一个单位时，可理解，当
输入延迟电路300具有三个延迟单位的长度时，输入延迟电路300仅包括具有三个延迟单 位的长度的公共延迟路径，而不存在附加延迟路径。此外，由于输入延迟电路300具有三个延迟单位的长度，因此第一输出延迟电路 320具有四个延迟单位的长度，而第二输出延迟电路340具有三个延迟单位的长度。在此情况下，从第一输出延迟电路320输出的输出信号0UT_SIG1_F是在延迟三个 延迟单位(对应于输入延迟电路300的公共延迟路径的长度)并且再延迟四个延迟单位 (对应于第一输出延迟电路320的第一延迟路径的长度)之后输出的信号。因此，输出信号 0UT_SIG1_F是通过使经信号输入节点IN_SIG_ND施加至输入延迟电路300的输入信号IN_ SIG_S延迟共计七个延迟单位而获得的信号。另一方面，从第二输出延迟电路340输出的输出信号0UT_SIG2_F是在延迟三个延 迟单位(对应于输入延迟电路300的公共延迟路径以及附加延迟路径的长度)延迟并且再 延迟三个延迟单位(对应于第二输出延迟电路340的第二延迟路径的长度)之后输出的信 号。因此，输出信号0UT_SIG2_F是通过使经信号输入节点IN_SIG_ND施加至输入延迟电路 300的输入信号IN_SIG_S延迟共计六个延迟单位的信号。像现有技术一样，相位混合器260将第一输出延迟电路320的最终的输出信号 0UT_SIG1_F的相位与第二输出延迟电路340的最终的输出信号0UT_SIG2_F的相位进行混 合，并且能够在第一输出延迟电路320的最终的输出信号0UT_SIG1_F与第二输出延迟电路 340的最终的输出信号0UT_SIG2_F相差一个延迟单位时产生具有小于一个延迟单位的延迟量的输出信号0UT_SIG_F。根据以上描述的本发明的第二实施例，经延迟线的信号输入节点IN_SIG_ND传送 的输入信号IN_SIG_S首先延迟了输入延迟电路300中所设定的延迟量，接着在通过第一 输出延迟电路320和第二输出延迟电路340时再延迟预定的延迟量，从而经两个输出节点 0UT_SIG_ND1 和 0UT_SIG_ND2 输出作为两个输出信号 0UT_SIG1_F 和 0UT_SIG2_F。因此，当输入信号IN_SIG_S经输入驱动器380传送至信号输入节点IN_SIG_ND 时，其状态由输入延迟电路300的负载确定。因此，不仅可以使输入信号IN_SIG_S的电平 变化最小化/减少，而且可以使输入驱动器380的尺寸最小化/减小。结果，输入信号IN_ SIG_S可以以高的准确性和较快的响应而通过延迟线。因此，根据本发明的第二实施例的延迟线可应用于比现有技术的半导体器件更快 地操作的半导体器件。第3实施例图4为说明根据本发明的第三实施例的具有延迟线的半导体器件的方框图。参见图4，具有延迟线400的半导体器件，延迟线400由多个串联耦合的单 位延迟块400<1>、400<2>、. . .、400<N>形成。多个串联耦合的单位延迟块400<1>、 400<2>、...、400<N> 包括公共延迟电路 402<1>、402<2>、...、402<N> ；第一延迟电路 404<1>、404<2>、· · ·、404<N> ；以及第二延迟电路 406<1>、406<2>、· · ·、406<N>。单位延迟 块 400<1>、400<2>、. . .、400<N> 响应于延迟控制码 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_ PUB<N>、C0N_1<1>、C0N_1<2>、· · ·、C0N_1<N>、C0N_2<1>、C0N_2<2>、· · ·、C0N_2<N>，将输 入至公共输入节点IN_PUB_ND1、IN_PUB_ND2、. . .、IN_PUB_NDN的输入信号延迟，并将延 迟的信号输出至公共输出节点0UT_PUB_ND1、0UT_PUB_ND2、. . .、0UT_PUB_NDN。第一延迟 电路 404<1>、404<2>、. . .、404<N> 响应于延迟控制码 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_ PUB<N>、C0N_1<1>、C0N_1<2>、…、C0N_1<N>、C0N_2<1>、C0N_2<2>、…、C0N_2<N>，将输入 至公共输入节点 IN_PUB_ND1、IN_PUB_ND2、· . .、IN_PUB_NDN 与第一输入节点 IN_ND1_1、 IN_ND1_2、. . .、IN_ND1_N 之间的任一个输入节点的输入信号 IN_SIG_S、IN_SIG_1、IN_ SIG_2、. . .、IN_SIG_N-1 或 0UT_SIG1_1、0UT_SIG1_2、. . .、0UT_SIG1_N 延迟，并将延迟的信 号输出至第一输出节点 0UT_ND1_1、0UT_ND1_2、. . .、0UT_ND1_N。第二延迟电路 406<1>、 406<2>、. . .、406<N> 响应于延迟控制码 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>、C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>，将输入至公共 输出节点 0UT_PUB_ND1、0UT_PUB_ND2、· . .、0UT_PUB_NDN 与第二输入节点 IN_ND2_1、IN_ ND2_2、. . .、IN_ND2_N 之间的任一个输入节点的输入信号 IN_SIG_1、IN_SIG_2、. . .、IN_ SIG_N或0UT_SIG2_1、0UT_SIG2_2、. . .、0UT_SIG2_N延迟，并将延迟的信号输出至第二输出 节点0UT_ND2_1、0UT_ND2_2、. . .、0UT_ND2_N。此外，延迟线400还包括相位混合器460，用 于将经第一信号输出节点0UT_SIG_ND1输出的输出信号0UT_SIG1_F的相位与经第二信号 输出节点0UT_SIG_ND2输出的输出信号0UT_SIG2_F的相位进行混合。当相应的单位延迟块是单位延迟块400<1>、400<2>.....400<N>中位于延迟线的
起始处的单位延迟块400<1>时，单位延迟块400<1>的公共输入节点IN_PUB_ND1与延迟线 400的输入信号节点IN_SIG_ND耦合，单位延迟块400<1>的第一输出节点0UT_ND1_1与延 迟线400的第一信号输出节点0UT_SIG_ND1耦合，而单位延迟块400<1>的第二输出节点0UT_ND2_1与延迟线400的第二信号输出节点0UT_SIG_ND2耦合。此外，当相应的单位延迟块不是具有上述结构的单位延迟块400<1>、400<2>.....
400<N>中位于延迟线的起始处的单位延迟块400<1>时，单位延迟块400<2>、400<3>、...、 400<N>的公共输入节点IN_PUB_ND1、IN_PUB_ND2、. . .、IN_PUB_NDN与在前的单位延迟块 400<1>、400<2>、. . .、400<N-1> 的公共输出节点 0UT_PUB_ND1、0UT_PUB_ND2、. . .、0UT_PUB_ NDN-I 耦合，单位延迟块 400<2>、400<3>、. . .、400<N> 的第一输出节点 0UT_ND1_2、0UT_ ND1_3、. . .、0UT_ND1_N 与在前的单位延迟块 400<1>、400<2>、. . .、400<N_1> 的第一输入节 点 IN_ND1_1、IN_ND1_2、. . .、IN_ND1_N_1 耦合，而单位延迟块 400<2>、400<3>、. . .、400<N> 的第二输出节点0UT_ND2_1、0UT_ND2_2、. . .、0UT_ND2_N与在前的单位延迟块400<1>、 400<2>、. . .、400<N-1> 的第二输入节点 IN_ND2_1、IN_ND2_2、. . .、IN_ND2_N_1 耦合。当相应的单位延迟块是具有上述结构的单位延迟块400<1>、400<2>.....400<N>
中位于延迟线400的末尾处的单位延迟块400<N>时，单位延迟块400<N>的公共输出节点 0UT_PUB_NDN与单位延迟块400<N>的第二输入节点IN_ND2_N耦合，单位延迟块400<N>的 第一输入节点IN_ND1_N与单位延迟块400<N>的公共输入节点IN_PUB_NDN耦合，而单位延 迟块400<N>的第二输入节点IN_ND2_N与单位延迟块400<N>的公共输出节点0UT_PUB_NDN 華禹合。此外，当相应的单位延迟块不是具有以上结构的单位延迟块400<1>、400<2>.....
400<N>中位于延迟线400的末尾处的单位延迟块400<N>时，单位延迟块400<1>、 400<2>、· · ·、400<N-1> 的公共输出节点 0UT_PUB_ND1、0UT_PUB_ND2、· · ·、0UT_PUB_NDN_1 与随后的单位延迟块400<2>、400<3>、. . .、400<N>的公共输入节点IN_PUB_ND2、IN_PUB_ ND3、· · ·、IN_PUB_NDN 耦合，单位延迟块 400<1>、400<2>、· · ·、400<N_1> 的第一输入节点 IN_ND1_1、IN_ND1_2、. . .、IN_ND1_N_1 与随后的单位延迟块 400<2>、400<3>、. . .、400<N> 的第一输出节点0UT_ND1_1、0UT_ND1_2、. . .、0UT_ND1_N耦合，而单位延迟块400<1>、 400<2>、. . .、400<N-1> 的第二输入节点 IN_ND2_1、IN_ND2_2、. . .、IN_ND2_N-1 与后面的单 位延迟块 400<2>、400<3>、. . .、400<N> 的第二输出节点 0UT_ND2_2、0UT_ND2_3、. . .、0UT_ ND2_N耦合。延迟控制码C0N_PUB<1>、C0N_PUB<2>、· . .、C0N_PUB<N>、C0N_1<1>、C0N_1<2>、·..、 C0N_1<N>、C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>产生于延迟控制器590中，它们包括用于 控制公共延迟电路402<1>、402<2>、· · ·、402<N>的操作的公共延迟控制码C0N_PUB<1>、 C0N_PUB<2>、· · ·、⑶N_PUB<N> ；用于控制第一延迟电路 404<1>、404<2>、. · ·、404<N> 的操作 的第一延迟控制码C0N_1<1>、C0N_1<2>、· · ·、C0N_1<N> ；用于控制第二延迟电路406<1>、 406<2>、. . .、406<N> 的操作的第二延迟控制码 C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>。这里，单位延迟块400<1>、400<2>、. . .、400<N>所包括的公共延迟电路 402<1>、402<2>、· · ·、402<N>响应于延迟控制码中的公共延迟控制码C0N_PUB<1>、C0N_ PUB<2>、. . .、C0N_PUB<N> 的使能，使输入至公共输入节点 IN_PUB_ND1、IN_PUB_ND2、...、 IN_PUB_NDN 的输入信号 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1 延迟一个延迟 单位，并将延迟的信号IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N输出至公共输出节点0UT_PUB_ ND1、0UT_PUB_ND2、. . .、0UT_PUB_NDN ；并响应于延迟控制码中的公共延迟控制码C0N_ PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>的禁止，而不使输入至公共输入节点IN_PUB_ND1、IN_PUB_ND2、· . .、IN_PUB_NDN 的输入信号 IN_SIG_S、IN_SIG_1、IN_SIG_2、· . .、IN_SIG_N_1 通过。此外，单位延迟块400<1>、400<2>、...、400<N>所包括的第一延迟电路404<1>、 404<2>、· · ·、404<N> 响应于第一延迟控制码 C0N_1<1>、C0N_1<2>、· · ·、C0N_1<N> 的使能， 使经第一输入节点 IN_ND1_1、IN_ND1_2、. . .、IN_ND1_N 输入的输入信号 0UT_SIG_1、0UT_ SIG_2、. . .、0UT_SIG_N 延迟一个延迟单位，并将延迟的信号 0UT_SIG1_F、0UT_SIG1_1、0UT_ SIG1_2、. . .、0UT_SIG1_N-1 输出至第一输出节点 0UT_ND1_1、0UT_ND1_2、. . .、0UT_ND1_ N。单位延迟块 400<1>、400<2>、· · ·、400<N> 所包括的第一延迟电路 404<1>、404<2>、· · ·、 404<N>响应于第二延迟控制码C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>的禁止，使从公共输 出节点 0UT_PUB_ND1、0UT_PUB_ND2、. . .、0UT_PUB_NDN 输出的输入信号 IN_SIG_1、IN_ SIG_2、. . .、IN_SIG_N 延迟一个延迟单位，并将延迟的信号 0UT_SIG2_F、0UT_SIG2_1、0UT_ SIG2_2、. . .、0UT_SIG2_N-1 输出至第二输出节点 0UT_ND2_1、0UT_ND2_2、. . .、0UT_ND2_N。根据以上描述的本发明的第三实施例，经延迟线400的信号输入节点IN_SIG_ND 传送的输入信号IN_SIG_S在其通过多个单位延迟块400<1>、400<2>、. . .、400<N>包括的公
共延迟电路402<1>、402<2>.....402<N>时延迟了预定的延迟量，接着在通过多个单位延
迟块 400<1>、400<2>、. · ·、400<N> 包括的第一延迟电路 404<1>、404<2>、. · ·、404<N> 和第二 延迟电路406<1>、406<2>、. . .、406<N>时再延迟预定的延迟量，从而经两个输出节点0UT_ SIG_ND1 和 0UT_SIG_ND2 输出作为两个输出信号 0UT_SIG1_F 和 0UT_SIG2_F。因此，当输入信号IN_SIG_S经输入驱动器480传送至信号输入节点IN_SIG_ND
时，其状态由多个单位延迟块400<1>、400<2>.....400<N>的负载确定。因此，不仅可以使
输入信号IN_SIG_S的电平变化最小化/减少，而且可以使输入驱动器480的尺寸最小化/ 减小。结果，输入信号IN_SIG_S可以以高的准确性和快速的响应时间而通过延迟线。因此，根据本发明的第三实施例的延迟线可应用于比现有技术的半导体器件更快 地操作的半导体器件。第4实施例图5为说明根据本发明的第四实施例的具有延迟线的半导体器件的方框图。参见图5，半导体器件具有延迟线500，该延迟线500由多个串联耦合的单位延迟 块500<1>、500<2>、· · ·、500<N>形成。多个串联耦合的单位延迟块500<1>、500<2>、· · ·、 500<N>包括第一延迟逻辑块502<1>、502<2>、. . .、502<N> ；第二延迟逻辑块504<1>、 504<2>、· · ·、504<N> ；以及第三延迟逻辑块506<1>、506<2>、· · ·、506<N>。第一延迟逻辑块 502<1>、502<2>、. . .、502<N> 响应于第一延迟控制码 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_ PUB<N>，接收承载于第一信号输入节点IN_PUB_ND1、IN_PUB_ND2、. . .、IN_PUB_NDN上的输 入信号 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1，将所接收的输入信号 IN_SIG_
S、IN_SIG_1、IN_SIG_2.....IN_SIG_N-1延迟，并将延迟的信号输出至第一信号输出节点
0UT_PUB_ND1、0UT_PUB_ND2、. . .、0UT_PUB_NDN 或者信号传送节点 0UT_TRA_ND 1、0UT_TRA_ ND2、· · ·、0UT_TRA_NDN。第二延迟逻辑块504<1>、504<2>、. . .、504<N>响应于第二延迟控制码C0N_1<1>、 C0N_1<2>、. . .、C0N_1<N>，接收承载于第一信号输入节点 IN_PUB_ND1、IN_PUB_ND2、. . .、IN_ PUB_NDN 上的输入信号 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1 ；或者响应于第二延迟控制码的反相信号/C0N_1<1>、/C0N_1<2>...../C0N_1<N>，接收承载于第二信号输入
节点 IN_ND1_1、IN_ND1_2、· . .、IN_ND1_N 上的输出信号 0UT_SIG1_1、0UT_SIG1_2、· . .、0UT_ SIG1_N。随后，第二延迟逻辑块504<1>、504<2>、. . .、504<N>将所接收的信号0UT_SIG1_1、 0UT_SIG1_2、. . .、0UT_SIG1_N延迟，并将延迟的信号输出至第二信号输出节点0UT_ND1_1、 0UT_ND1_2, · · ·、0UT_ND1_N。第三延迟逻辑块506<1>、506<2>、. . .、506<N>响应于第三延迟控制码C0N_2<1>、 C0N_2<2>、. . .、C0N_2<N>，接收承载于信号传送节点 0UT_TRA_ND1、0UT_TRA_ND2、...、 0UT_TRA_NDN上的输入信号IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1，或者响应于第三延迟
控制码的反相信号/C0N_2<1>、/C0N_2<2>...../C0N_2<N>，接收承载于第三信号输入节点
IN_ND2_1、IN_ND2_2、. . .、IN_ND2_N 上的信号 0UT_SIG2_1、0UT_SIG2_2、. . .、0UT_SIG2_ N。随后，第三延迟逻辑块506<1>、506<2>、. . .、506<N>将所接收的信号0UT_SIG2_1、0UT_
SIG2_2.....0UT_SIG2_N延迟，并将延迟的信号输出至第三信号输出节点0UT_ND2_1、
0UT_ND2_2.....0UT_ND2_N。此外，延迟线500还包括相位混合器560，用于将经第一信号
输出节点0UT_SIG_ND1输出的输出信号0UT_SIG1_F的相位与经第二信号输出节点0UT_ SIG_ND2输出的输出信号0UT_SIG2_F的相位进行混合。此外，延迟线500包括延迟控制 器590，用于产生第一延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、第二延迟控 制码 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N> 以及第三延迟控制码 C0N_2<1>、C0N_2<2>、...、 C0N_2<N>。这里，可根据不同设计要求将第一延迟逻辑块502<1>、502<2>.....502<N>设计
成具有不同结构。首先，附图所示的第一延迟逻辑块502<1>、502<2>.....502<N>包括第一NAND门
NAND1_1、NAND2_1、. . .、NANDN_1 ；第二 NAND 门 NAND1_2、NAND2_2、. . .、NANDN_2 ；以及第三 NAND 门 NAND1_3、NAND2_3、. · ·、NANDN_3。第一 NAND 门 NAND1_1、NAND2_1、. · ·、NANDN_1 对第一延迟控制码C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>与承载于第一信号输入节 点 IN_PUB_ND1、IN_PUB_ND2、. . .、IN_PUB_NDN 上的输入信号 IN_SIG_S、IN_SIG_1、IN_ SIG_2、. . .、IN_SIG_N-1 执行 NAND 运算。第二 NAND 门 NAND 1_2、NAND2_2、. . .、NANDN_2 对 第一 NAND 门 NAND1_1、NAND2_1、. . .、NANDN_1 的输出信号与第一延迟控制码 C0N_PUB<1>、 C0N_PUB<2>、. . .、C0N_PUB<N> 执行 NAND 运算，并将 NAND 信号 IN_SIG_1、IN_SIG_2、. . .、IN_ SIG_N 输出至第一信号输出节点 0UT_PUB_ND1、0UT_PUB_ND2、. . .、0UT_PUB_NDN。第三 NAND 门 NAND1_3、NAND2_3、. . .、NANDN_3 对第一 NAND 门 NAND1_1、NAND2_1、. . .、NANDN_1 的输出 信号与第三延迟控制码C0N_2<1>、C0N_2<2>、...、⑶N_2<N>执行NAND运算，并将NAND信号 IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N 输出至信号传送节点 0UT_TRA_ND1、0UT_TRA_ND2、...、 0UT_TRA_NDNo虽然图中未示出，但在要减少内部使用的控制信号的数目时，可如下改变第一延 迟逻辑块502<1>、502<2>.....502<N>的结构，同时仍具有图中所说明的相同的组成元件。具有比图中所示的控制信号的数目更少的第一延迟逻辑块502<1>、502<2>.....
502<N> 包括第一 NAND 门 NAND 1_1、NAND2_1、. . .、NANDN_1 ；第 二 NAND 门 NAND 1_2、 NAND2_2、. . .、NANDN_2 ；以及第三 NAND 门 NAND 1_3、NAND2_3、. . .、NANDN_3。这里，第一 NAND 门 NAND1_1、NAND2_1、. . .、NANDN_1 对第一延迟控制码 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>与承载于第一信号输入节点IN_PUB_ND1、IN_PUB_ND2、. . .、IN_PUB_NDN上的信号 执行 NAND 运算。第二 NAND 门 NAND 1_2、NAND2_2、. . .、NANDN_2 对第一 NAND 门 NAND 1_1、
NAND2_1.....NANDN_1的输出信号与承载于电源电压VDD节点上的信号执行NAND运算，并
将 NAND 信号 IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N 输出至第一信号输出节点 0UT_PUB_ND1、 0UT_PUB_ND2、· . .、0UT_PUB_NDN。第三 NAND 门 NAND1_3、NAND2_3、· . .、NANDN_3 对第一 NAND
门NAND1_1、NAND2_1.....NANDN_1的输出信号与承载于电源电压(VDD)节点上的信号执行
NAND运算，并将NAND信号IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N输出至信号传送节点0UT_ TRA_ND1、0UT_TRA_ND2、. . .、0UT_TRA_NDN。换言之，具有数目减少了的控制信号的第一延迟逻辑块502<1>、502<2>.....
502<N>传送承载于电源电压VDD节点上的信号而不是控制信号，从而减少内部使用的控制 信号的数目。虽然图中未直接说明，但可如下所述地修改第一延迟逻辑块502<1>、502<2>.....
502<N>的结构，以便不仅减少控制信号的数目，而且使第一延迟逻辑块502<1>、 502<2>、· · ·、502<N>的组成元件最小化/减少。具有比图中所示的控制信号的数目更少以及比图中所示的组成元件更少的第一 延迟逻辑块 502<1>、502<2>、. . .、502<N> 包括第一 NAND 门 NAND1_1、NAND2_1、. . .、NANDN_1 和第二 NAND 门 NAND1_2、NAND2_2、. . .、NANDN_2。这里，第一 NAND 门 NAND1_1、NAND2_1、...、 NANDN_1 对第一延迟控制码 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N> 与承载于第一信号 输入节点 IN_PUB_ND1、IN_PUB_ND2, · . .、IN_PUB_NDN 上的信号执行 NAND 运算。第二 NAND 门 NAND1_2、NAND2_2、. . .、NANDN_2 对第一 NAND 门 NAND1_1、NAND2_1、. . .、NANDN_1 的输 出信号和承载于电源电压VDD节点上的信号执行NAND运算，并将NAND信号IN_SIG_1、IN_ SIG_2、. . .、IN_SIG_N 输出至第一信号输出节点 0UT_PUB_ND1、0UT_PUB_ND2、. . .、0UT_PUB_ NDN 和信号传送节点 0UT_TRA_ND1、0UT_TRA_ND2、. . .、0UT_TRA_NDN。换言之，具有数目减少了的控制信号和数目减少了的组成元件的第一延迟逻 辑块502<1>、502<2>、...、502<N>可以使用这样的方法，其中，在第二 NAND门NAND1_2、 NAND2_2、. . .、NANDN_2 中同时执行第三 NAND 门 NAND1_3、NAND2_3、. . .、NANDN_3 的功能。第二延迟逻辑块 504<1>、504<2>、. . .、504<N> 包括第四 NAND 门 NAND 1_4、 NAND2_4、. . .、NANDN_4 ；第五 NAND 门 NAND1_5、NAND2—5、. . .、NANDN_5 ；以及第六 NAND 门 NAND 1_6, NAND2—6、· · ·、NANDN_6。第四 NAND 门 NAND 1_4, NAND2—4、· · ·、NANDN_4 对第二 延迟控制码C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>与承载于第一信号输入节点IN_PUB_ND1、 IN_PUB_ND2、. . .、IN_PUB_NDN 上的信号 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1 执行NAND运算。第五NAND门NAND1_5、NAND2_5、. . .、NANDN_5对第二延迟控制码的反相 信号 /C0N_1<1>、/C0N_1<2>、. . .、/C0N_1<N> 与承载于第二信号输入节点 IN_ND1_1、IN_ ND1_2、. . .、IN_ND1_N 上的信号 0UT_SIG1_1、0UT_SIG1_2、. . .、0UT_SIG1_N 执行 NAND 运 算。第六 NAND 门 NAND1_6、NAND2_6、. . .、NANDN_6 对第四 NAND 门 NAND 1_4、NAND2_4、...、 NANDN_4的输出信号与第五NAND门NAND 1_5、NAND2_5、. . .、NANDN_5的输出信号执行NAND 运算，并将 NAND 信号 0UT_SIG1_F、0UT_SIG1_1、0UT_SIG1_2、. . .、0UT_SIG1_N-1 输出至第 二信号输出节点 0UT_ND1_1、0UT_ND1_2、. . .、0UT_ND1_N。第三延迟逻辑块506<1>、506<2>、. . .、506<N> 包括第七 NAND 门 NAND 1_7、NAND2—7、· · ·、NANDN_7 ；第八 NAND 门 NAND 1_8, NAND2—8、· · ·、NANDN_8 ；以及第九 NAND 门 NAND1_9、NAND2_9、. . .、NANDN_9。第七 NAND 门 NAND1_7、NAND2_7、. . .、NANDN_7 对第三延 迟控制码 C0N_2<1>、C0N_2<2>、. . .、C0N_2<N> 与承载于信号传送节点 0UT_TRA_ND1、0UT_ TRA_ND2、. . .、0UT_TRA_NDN 上的信号 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N 执 行NAND运算。第八NAND门NAND1_8、NAND2_8、. . .、NANDN_8对第三延迟控制码的反相 信号 /C0N_2<1>、/C0N_2<2>、. . .、/C0N_2<N> 与承载于第三信号输入节点 IN_ND2_1、IN_ ND2_2、. . .、IN_ND2_N 上的信号 0UT_SIG2_1、0UT_SIG2_2、. . .、0UT_SIG2_N 执行 NAND 运 算。第九 NAND 门 NAND1_9、NAND2_9、. . .、NANDN_9 对第七 NAND 门 NAND 1_7、NAND2_7、...、 NANDN_7的输出信号与第八NAND门NAND 1_8、NAND2_8、. . .、NANDN_8的输出信号执行NAND 运算，并将信号 0UT_SIG2_F、0UT_SIG2_1、0UT_SIG2_2、· · ·、0UT_SIG2_N_1 输出至第三信号 输入节点 IN_ND2_1、IN_ND2_2、. . .、IN_ND2_N。在以上描述中，一个NAND门使输入信号延迟1/2延迟单位。因此，可以看出，输入至单位延迟块500<1>、500<2>、...、500<N>的第一信号 输入节点 IN_PUB_ND1、IN_PUB_ND2、. . .、IN_PUB_NDN 的信号 IN_SIG_S、IN_SIG_1、IN_ SIG_2、. . .、IN_SIG_N-1 在其传送至第一信号输出节点 0UT_PUB_ND1、0UT_PUB_ND2、...、 0UT_PUB_NDN 或信号传送节点 0UT_TRA_ND1、0UT_TRA_ND2、. . .、0UT_TRA_NDN 前被延迟了一 个延迟单位。类似地，可以看出，输入至单位延迟块500<1>、500<2>、. . .、500<N>的第二信号 输入节点 IN_ND1_1、IN_ND1_2、. . .、IN_ND1_N 的信号 0UT_SIG1_1、0UT_SIG1_2、. . .、0UT_ SIG1_N 或承载于第一信号输出节点 0UT_PUB_ND1、0UT_PUB_ND2、· . .、0UT_PUB_NDN 上的 信号 IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N 在传送至第二信号输出节点 0UT_ND1_1、0UT_ ND1_2、. . .、0UT_ND1_N前被延迟了一个延迟单位。也可以看出，输入至单位延迟块500<1>、500<2>、...、500<N>的第三信号输入节 点 IN_ND2_1、IN_ND2_2、. . .、IN_ND2_N 的信号 0UT_SIG2_1、0UT_SIG2_2、. . .、0UT_SIG2_ N或者承载于信号传送节点0UT_TRA_ND1、0UT_TRA_ND2、. . .、0UT_TRA_NDN上的信号IN_ SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N 在其传送至第三信号输出节点 0UT_ND2_1、0UT_ ND2_2、. . .、0UT_ND2_N前被延迟了一个延迟单位。在具有上述结构的单位延迟块500<1>、500<2>、. . .、500<N>中处于延迟线500的 起始处的单位延迟块500<1>的情况下，与之相对应的单位延迟块500<1>的第一信号输入 节点IN_PUB_ND1与延迟线500的公共信号输入节点IN_SIG_ND耦合，单位延迟块500<1> 的第二信号输入节点IN_ND1_1与延迟线500的第一信号输出节点0UT_SIG_ND1耦合，而与 之相对应的单位延迟块500<1>的第三信号输出节点0UT_ND2_1与延迟线500的第二信号 输出节点0UT_SIG_ND2耦合。相反，当具有上述结构的单位延迟块500<1>、500<2>.....500<N>中相应的单
位延迟块不是延迟线500的起始处的单位延迟块500<1>时，相应的单位延迟块500<2>、 500<3>、. . .、500<N> 的第一信号输入节点 IN_PUB_ND2、IN_PUB_ND3、. . .、IN_PUB_NDN 与前 面的单位延迟块500<1>、500<2>、. . .、500<N-1>的第一信号输出节点0UT_PUB_ND1、0UT_ PUB_ND2、. . .、0UT_PUB_NDN-1 耦合，相应的单位延迟块 500<2>、500<3>、. . .、500<N> 的第 二信号输出节点0UT_ND1_2、0UT_ND1_3、. . .、0UT_ND1_N与前面的单位延迟块500<1>、500<2>、. . .、500<N-1> 的第二信号输入节点 IN_ND1_1、IN_ND1_2、. . .、IN_ND1_N_1 耦合， 而相应的单位延迟块500<2>、500<3>、. . .、500<N>的第三信号输出节点0UT_ND2_2、0UT_ ND2_3、. . .、0UT_ND2_N与起始的单位延迟块500<1>、500<2>、. . .、500<N_1>的第三信号输 入节点 IN_ND2_1、IN_ND2_2、. . .、IN_ND2_N_1 耦合。当具有上述结构的单位延迟块500<1>、500<2>.....500<N>中相应的单位延迟块
为延迟线500的末尾处的单位延迟块500<N>时，单位延迟块500<N>的第二信号输入节点 IN_ND1_N与第三信号输入节点IN_ND2_N与电源电压VDD节点耦合。相反，当具有上述结构的单位延迟块500<1>、500<2>.....500<N>中相应的单
位延迟块不是延迟线500的末尾处的单位延迟块500<N>时，相应的单位延迟块500<1>、 500<2>、· · ·、500<N-1> 的第一信号输出节点 0UT_PUB_ND1、0UT_PUB_ND2、· · ·、0UT_PUB_ NDN-I与后面的单位延迟块500<2>、500<3>、. . .、500<N>的第一信号输入节点IN_PUB_ND2、 IN_PUB_ND3、. . .、IN_PUB_NDN 耦合，相应的单位延迟块 500<1>、500<2>、. . .、500<N_1> 的 第二信号输入节点IN_ND1_1、IN_ND1_2、. . .、IN_ND1_N-1与后面的单位延迟块500<2>、 500<3>、. . .、500<N> 的第二信号输出节点 0UT_ND1_2、0UT_ND1_3、. . .、0UT_ND1_N 耦合， 而相应的单位延迟块500<1>、500<2>、. . .、500<N-1>的第三信号输入节点IN_ND2_1、IN_ ND2_2、. . .、IN_ND2_N-1与后面的单位延迟块500<2>、500<3>、. . .、500<N>的第三信号输出 节点 0UT_ND2_2、0UT_ND2_3、. . .、0UT_ND2_N 耦合。当具有上述结构的单位延迟块500<1>、500<2>.....500<N>中相应的单位延迟块
为延迟线500的起始处的单位延迟块500<1>时，将传送至单位延迟块500<1>的第一延迟 控制码C0N_PUB<1>设定为电源电压VDD节点的逻辑电平。相反，当具有上述结构的单位延迟块500<1>、500<2>.....500<N>中相应的单位
延迟块不是延迟线500的起始的单位延迟块500<1>时，传送至相应的单位延迟块500<2>、 500<3>、. . .、500<N> 的第一延迟控制码 C0N_PUB<2>、C0N_PUB<3>、. . .、C0N_PUB<N> 具有与
传送至前面的第一延迟逻辑块502<1>、502<2>.....502<N-1>的第二延迟控制码的反相信
号 /C0N_1<1>、/C0N_1<2>、. . .、/C0N_l<N-l> 相同的逻辑电平。这里，图5中说明的多个单位延迟块500<1>、500<2>、...、500<N>中末尾处的单位 延迟块500<N>的第一信号输入节点IN_PUB_NDN保持断开，因此无实质性功能。因此，信号 IN_SIG_N可以根据不同设计需求用于其它目的，或者，若不存在其它使用目的，则可将用于 产生信号IN_SIG_N的NAND门NANDN_2设计成好像其根本不存在一样。根据上述的本发明的第四实施例，经延迟线500的信号输入节点IN_SIG_ND传送 的输入信号IN_SIG_S首先延迟了输入延迟电路300中设定的延迟量，接着在通过多个单位 延迟块 500<1>、500<2>、. · ·、500<N> 所包括的第一延迟逻辑块 502<1>、502<2>、. · ·、502<N>
时再延迟预定的延迟量，然后在通过单位延迟块500<1>、500<2>.....500<N>所包括的第
二延迟逻辑块 504<1>、504<2>、. · ·、504<N> 和第三延迟逻辑块 506<1>、506<2>、. · ·、506<N> 时再延迟预定的延迟量，从而经两个输出节点0UT_SIG_ND1和0UT_SIG_ND2输出作为两个 输出信号 0UT_SIG1_F 和 0UT_SIG2_F。因此，当输入信号IN_SIG_S经输入驱动器580传送至信号输入节点IN_SIG_
ND时，其状态由多个单位延迟块500<1>、500<2>.....500<N>所包括的第一延迟逻辑块
502<1>、502<2>、. . .、502<N>的负载确定。因此，不仅可以使输入信号IN_SIG_S的电平变化最小化/减少，而且可以使输入驱动器580的尺寸最小化/减小。结果，输入信号IN_SIG_ S可以以高的准确性和快速的响应速率而通过延迟线。因此，根据本发明的第四实施例的延迟线可应用于比现有技术的半导体器件更快 操作的半导体器件。图6为说明根据本发明的第一至第四实施例的具有延迟线的半导体器件的概述 方框图。图6示出一种半导体器件，包括公共延迟电路，响应于延迟控制码而将输入信号 延迟，以输出第一延迟输入信号和第二延迟输入信号；第一延迟电路，响应于延迟控制码而 将第一延迟输入信号延迟，并输出第一输出信号；以及第二延迟电路，响应于延迟控制码而 将第二延迟输入信号延迟，并输出第二输出信号。根据上述的本发明的技术，通过将信号输入节点与公共延迟线耦合，并且使通过 公共延迟线的信号经上部延迟线和下部延迟线到达两个输出节点，可以使用于驱动输入信 号的输入驱动器的尺寸最小/减小。由于公共延迟线具有基于延迟单元的分离部件的结构，因此从输入驱动器的一端 来看，施加至信号输入节点的负载的水平小，并且输入信号的负载的水平可以变小。因此， 可以使该输入信号以高的准确性和快速的响应速度而通过延迟线。因此，可以说本发明的技术可适用于具有高速操作的延迟线的半导体器件。虽然已参照特定实施例描述了本发明，但对于本领域普通技术人员来说很明显， 在不脱离本发明所限定的精神和范围的情况下可以进行各种改变和修改。例如，根据输入信号的极性，在以上实施例中举例说明的逻辑门和晶体管在其位 置和种类方面可能不同。
权利要求
1.一种半导体器件，包括公共延迟电路，被配置为响应于延迟控制码将输入信号延迟以输出第一延迟输入信号 和第二延迟输入信号；第一延迟电路，被配置为响应于所述延迟控制码将所述第一延迟输入信号延迟并输出 第一输出信号；以及第二延迟电路，被配置为响应于所述延迟控制码将所述第二延迟输入信号延迟并输出 第二输出信号。
2.如权利要求1所述的半导体器件，还包括相位混合器，被配置为将所述第一输出信号的相位与所述第二输出信号的相位进行混
3.如权利要求1所述的半导体器件，其中，所述延迟控制码包括公共延迟控制码，用于控制所述公共延迟电路的操作；第一延迟控制码，用于控制所述第一延迟电路的操作；以及第二延迟控制码，用于控制所述第二延迟电路的操作。
4.如权利要求3所述的半导体器件，其中，所述公共延迟控制码的值等于所述第一延 迟控制码的值和所述第二延迟控制码的值，或者所述公共延迟控制码的值等于所述第一延 迟控制码的值并且比所述第二延迟控制码的值大。
5.如权利要求3所述的半导体器件，其中，当所述公共延迟控制码具有初始值时，所述 公共延迟电路将所述输入信号无延迟地输出，而当所述公共延迟控制码具有用于以多个延 迟单位进行延迟的非初始值时，所述公共延迟电路将所述输入信号延迟。
6.如权利要求5所述的半导体器件，其中，当所述第一延迟控制码具有初始值时，所述 第一延迟电路使所述输入信号延迟一个延迟单位，而当所述第一延迟控制码具有非初始值 时，所述第一延迟电路使从所述公共延迟电路传送的所述输入信号延迟多个延迟单位。
7.如权利要求6所述的半导体器件，其中，当所述第二延迟控制码具有初始值时，所述 第二延迟电路使所述输入信号延迟两个延迟单位，而当所述第二延迟控制码具有非初始值 时，所述第二延迟电路使从所述公共延迟电路传送的所述输入信号延迟多个延迟单位。
8.一种半导体器件，包括输入延迟电路，被配置为通过公共延迟路径将输入信号延迟来产生第一延迟信号，并 通过附加延迟路径将所述第一延迟信号延迟来产生第二延迟信号，所述公共延迟路径的长 度是响应于延迟控制码而确定的，所述附加延迟路径的长度是响应于所述延迟控制码而确 定的；第一输出延迟电路，被配置为通过第一延迟路径将第一延迟信号延迟并将延迟的第一 延迟信号输出，所述第一延迟路径的长度是响应于所述延迟控制码而确定的；以及第二输出延迟电路，被配置为通过第二延迟路径将第一延迟信号或第二延迟信号延迟 并且将延迟的第一延迟信号或延迟的第二延迟信号输出，所述第二延迟路径的长度是响应 于所述该延迟控制码而确定的。
9.如权利要求8所述的半导体器件，还包括相位混合器，被配置为将从所述第一输出延迟电路输出的输出信号的相位与从所述第 二延迟电路输出的输出信号的相位进行混合。
10.如权利要求8所述的半导体器件，其中，所述延迟控制码包括 输入延迟控制码，用于控制所述输入延迟电路的操作；第一延迟控制码，用于控制所述第一输出延迟电路的操作；以及 第二延迟控制码，用于控制所述第二输出延迟电路的操作。
11.如权利要求10所述的半导体器件，其中，所述输入延迟控制码的值等于所述第一 延迟控制码的值而比所述第二延迟控制码的值大一个单位，或者所述输入延迟控制码的值 比所述第一延迟控制码的值和所述第二延迟控制码的值大一个单位。
12.如权利要求11所述的半导体器件，其中，当所述输入延迟控制码具有初始值时，所 述公共延迟路径具有设定成“0”的长度，而所述公共延迟路径具有随着所述输入延迟控制 码的值递增一个单位而增加一个延迟单位的长度。
13.如权利要求12所述的半导体器件，其中，当所述输入延迟控制码的值等于所述第 一延迟控制码的值而比所述第二延迟控制码的值大一个单位时，所述附加延迟路径具有设 定成“0”的长度，而当所述输入延迟控制码的值比所述第一延迟控制码的值和所述第二延 迟控制码的值大一个单位时，所述附加延迟路径的长度被设定成对应于一个延迟单位的长 度。
14.如权利要求13所述的半导体器件，其中，当所述第一延迟控制码具有初始值时，所 述第一延迟路径的长度被设定成对应于一个延迟单位的长度，并且所述第一延迟路径的长 度随着所述第一延迟控制码的值递增一个单位而增加一个延迟单位。
15.如权利要求14所述的半导体器件，其中，当所述第二延迟控制码具有初始值时，所 述第二延迟路径的长度被设定成对应于一个延迟单位的长度，并且所述第二延迟路径的长 度随着所述第二延迟控制码的值递增一个单位而增加一个延迟单位。
16.一种具有由多个串联耦合的单位延迟块形成的延迟线的半导体器件，其中， 所述单位延迟块的每一个包括公共延迟电路，被配置为响应于延迟控制码将输入至公共输入节点的输入信号延迟并 将延迟的信号输出至公共输出节点；第一延迟电路，被配置为响应于所述延迟控制码将经所述公共输入节点或经第一输入 节点输入的输入信号延迟并将延迟的信号输出至第一输出节点；以及第二延迟电路，被配置为响应于所述延迟控制码将经所述公共输入节点或经第二输入 节点输入的输入信号延迟并将延迟的信号输出至第二输出节点。
17.如权利要求16所述的半导体器件，其中当相应的单位延迟块为所述延迟线的起始的单位延迟块时，所述相应的单位延迟块的公共输入节点与所述延迟线的信号输入节点耦合；所述相应的单位延迟块的第一输出节点与所述延迟线的第一信号输出节点耦合；和所述相应的单位延迟块的第二输出节点与所述延迟线的第二信号输出节点耦合，以及当所述相应的单位延迟块不是所述延迟线的起始的单位延迟块时，所述相应的单位延迟块的公共输入节点与在前的单位延迟块的公共输出节点耦合；所述相应的单位延迟块的第一输出节点与在前的单位延迟块的第一输入节点耦合；和所述相应的单位延迟块的第二输出节点与在前的单位延迟块的第二输入节点耦合。
18.如权利要求17所述的半导体器件，其中当所述相应的单位延迟块为所述延迟线的末尾的单位延迟块时，所述相应的单位延迟块的公共输出节点与所述相应的单位延迟块的第二输入节点耦合；所述相应的单位延迟块的第一输入节点与所述相应的单位延迟块的公共输入节点耦 合；和所述相应的单位延迟块的第二输入节点与所述相应的单位延迟块的公共输出节点耦 合，以及当所述相应的单位延迟块不是所述延迟线的末尾的延迟块时， 所述相应的单位延迟块的公共输出节点与在后的单位延迟块的公共输出节点耦合； 所述相应的单位延迟块的第一输入节点与在后的单位延迟块的第一输出节点耦合；和 所述相应的单位延迟块的第二输入节点与在后的单位延迟块的第二输出节点耦合。
19.如权利要求18所述的半导体器件，还包括相位混合器，被配置为将从所述延迟线的第一信号输出节点输出的输出信号的相位与 从所述延迟线的第二信号输出节点输出的输出信号的相位进行混合。
20.如权利要求16所述的半导体器件，其中，所述延迟控制码包括 公共延迟控制码，用于控制所述公共延迟电路的操作；第一延迟控制码，用于控制所述第一延迟电路的操作；以及 第二延迟控制码，用于控制所述第二延迟电路的操作。
21.如权利要求20所述的半导体器件，其中，所述公共延迟电路响应于所述公共延迟 控制码，使输入至所述公共输入节点的输入信号延迟一个延迟单位，并将延迟的信号输出 至所述公共输出节点。
22.如权利要求21所述的半导体器件，其中，当所述第一延迟控制码被使能时，所述第 一延迟电路使经所述第一输入节点输入的输入信号延迟一个延迟单位，并将延迟的信号输 出至所述第一输出节点；而当所述第一延迟控制码被禁止时，所述第一延迟电路使经所述 公共输入节点输入的输入信号延迟一个延迟单位，并将延迟的信号输出至所述第一输出节 点ο
23.如权利要求22所述的半导体器件，其中，当所述第二延迟控制码被使能时，所述第 二延迟电路使经所述第二输入节点输入的输入信号延迟一个延迟单位，并将延迟的信号输 出至所述第二输出节点；而当所述第二延迟控制码被禁止时，所述第二延迟电路使从所述 公共输出节点输入的输入信号延迟一个延迟单位，并将延迟的信号输出至所述第二输出节点ο
24.一种具有由多个串联耦合的单位延迟块形成的延迟线的半导体器件，其中， 所述单位延迟块中的每一个包括第一延迟逻辑块，被配置为响应于第一延迟控制码而经第一信号输入节点接收信号， 将所接收的信号延迟，并将延迟的信号输出至第一信号输出节点或信号传送节点；第二延迟逻辑块，被配置为响应于第二延迟控制码而经第一信号输入节点接收信号、 或者响应于所述第二延迟控制码的反相信号而经第二信号输入节点接收信号，将所接收的 信号延迟，并将延迟的信号输出至第二信号输出节点；以及第三延迟逻辑块，被配置为响应于第三延迟控制码而经第一信号传送节点接收信号、或响应于所述第三延迟控制码的反相信号而经第三信号输入节点接收信号，将所接收的信 号延迟，并将延迟的信号输出至第三信号输出节点。
25.如权利要求M所述的半导体器件，还包括相位混合器，被配置为将从所述延迟线的第一信号输出节点输出的输出信号的相位与 从所述延迟线的第二信号输出节点输出的输出信号的相位进行混合。
26.如权利要求M所述的半导体器件，其中，当相应的单位延迟块为所述延迟线的起 始的单位延迟块时，传送至所述相应的单位延迟块的第一延迟控制码被设定成电源电压节 点的逻辑电平，而当所述相应的单位延迟块不是所述延迟线的起始的单位延迟块时，传送 至所述相应的单位延迟块的第一延迟控制码具有与传送至在前的单位延迟块的第二延迟 控制码的反相信号相同的逻辑电平。
全文摘要
一种半导体器件，包括公共延迟电路，响应于延迟控制码而延迟输入信号以输出第一延迟输入信号以及第二延迟输入信号；第一延迟电路，响应于该延迟控制码而延迟第一延迟输入信号并且输出第一输出信号；以及第二延迟电路，响应于该延迟控制码而延迟第二延迟输入信号并且输出第二输出信号。
文档编号G11C11/4063GK102142272SQ201010213700
公开日2011年8月3日 申请日期2010年6月30日 优先权日2010年1月29日
发明者李铉雨, 金镛焄 申请人:海力士半导体有限公司