专利名称：能抑制位线间漏电流的相变存储器电路结构的制作方法
技术领域：
本发明涉及一种相变存储器电路结构，特别涉及一种能抑制位线间漏电流的相变存储器电路结构。
背景技术：
相变存储器技术是基于Ovshinsky在20世纪60年代末70年代初提出的相变薄 膜可以应用于相变存储介质的构想建立起来的，是一种价格便宜、性能稳定的存储器件。相 变存储器可以做在硅晶片衬底上，其关键材料是可记录的相变薄膜、加热电极材料、绝热材 料和引出电极材的研究热点也就围绕其器件工艺展开器件的物理机制研究包括如何减小 器件料等。相变存储器的基本原理是利用电脉冲信号作用于器件单元上，使相变材料在非 晶态与多晶态之间发生可逆相变，通过分辨非晶态时的高阻与多晶态时的低阻，可以实现 信息的写入、擦除和读出操作。相变存储器由于具有高速读取、高可擦写次数、非易失性、元件尺寸小、功耗低、抗 强震动和抗辐射等优点，被国际半导体工业协会认为最有可能取代目前的闪存存储器而成 为未来存储器主流产品和最先成为商用产品的器件。相变存储器的读、写、擦操作就是在器件单元上施加不同宽度和高度的电压或电 流脉冲信号对于擦操作(RESET)，是加一个短且强的脉冲信号使器件单元中的相变材料 温度升高到熔化温度以上后，再经过快速冷却从而实现相变材料多晶态到非晶态的转换， 艮Γ1”态到“0”态的转换；对于写操作(SET)，是施加一个长且中等强度的脉冲信号使相变 材料温度升到熔化温度之下、结晶温度之上后，并保持一段时间促使晶核生长，从而实现非 晶态到多晶态的转换，即“0”态到“1”态的转换；对于读操作，是加一个对相变材料的状态 不会产生影响的很弱的脉冲信号后，通过测量器件单元的电阻值来读取它的状态。相变存储器的单元结构主要有ITlR和IDlR两种。IDlR由于具有更高的集成密度 而受到广泛的关注。图1为IDlR相变存储器单元结构示意图，即连接在一位线BL和一字 线WL上的一个相变存储单元包括相变电阻R和二极管。这种结构的相变存储单元所构成 的相变存储器中，相邻的相变存储单元之间会形成寄生的PNP三极管，如图2所示，当选中 中间的相变存储单元加载电流I进行操作时，在其相邻的两个相变存储单元会因为寄生的 PNP三极管的存在而形成漏电流Ileak。经过研究发现，正是由于这个寄生的PNP三极管的存 在，使得当选中一个相变存储单元进行操作时，相邻的相变存储单元会有1 %左右的漏电流 存在。由于相变电阻对电流和电压极为敏感，这些漏电流会对相邻未被选中的单元造成数 据破坏，从而降低了相变存储器的可靠性。因此，如何有效抑制位线间的漏电流，实已成为本领域技术人员亟待解决的技术课题。
发明内容
本发明的目的在于提供一种能抑制位线间漏电流的相变存储器电路结构。
为了达到上述目的及其他目的，本发明提供的能抑制位线间漏电流的相变存储器 电路结构，其包括多条字线和多条位线；由多个各自连接在一条位线和一条字线上的相 变存储单元形成的存储阵列，其中，每一相变存储单元包括由相变材料形成且一端连接相 应位线的相变电阻以及连接在所述相变电阻另一端和相应字线之间的选通管；以及多个控 制单元，其数目和位线数目相同，各控制单元的输入端分别连接一条位线，各输出端分别连 接在相应位线上的各相变存储单元的相变电阻和选通管的公共连接点，分别用于拉低相应 位线上未被选中的相变存储单元的相变电阻和选通管的公共连接点的电位，从而避免漏电 流流经未被选中的相变存储单元的相变电阻。 较佳的，控制单元可以包括连接在公共连接点和低电位之间的受控开关管；以 及用于将位线电流信号转换为控制所述受控开关管开闭的控制信号的转换电路。其中，所 述开关管可以是NMOS管或PMOS管等；所述转换电路可以包括将位线电流转换为电压的 电阻网络和连接在所述电阻网络输出端且输出信号作为控制信号的反相器。综上所述，本发明的能抑制位线间漏电流的相变存储器电路结构通过在每一位线 设置一控制单元来控制相应位线上的各相变存储单元，以使位线上未被选中的相变存储单 元的相变电阻上无漏电流流过，由此来提高相变存储器的可靠性。
图1为现有IDlR型相变存储单元结构示意图。图2为现有由IDlR型相变存储单元构成的相变存储器存在漏电流的示意图。图3为本发明的能抑制位线间漏电流的相变存储器电路结构示意图。图4为本发明的能抑制位线间漏电流的相变存储器电路所采用的控制单元结构 示意图。
具体实施例方式请参阅图3，本发明的能抑制位线间漏电流的相变存储器电路结构包括多条字 线和多条位线、存储阵列、以及多个控制单元等。如图3所示，图中仅示出3条位线(即BL0、BL1、BL2)和2条字线(即WLO和WLl)， 此并非是对位线和字线数目的限定，只是为了更好的说明本发明的方案，事实上，相变存储 器所包含的字线和位线的数目可以视实际需要而定。所述存储阵列由多个各自连接在一条位线和一条字线上的相变存储单元形成，其 中，每一相变存储单元包括由相变材料形成且一端连接相应位线的相变电阻以及连接在 所述相变电阻另一端和相应字线之间的选通管。在本实施例中，由于仅示出了 3条位线和 2条字线，故图2中相应也就示出了 6个相变存储单元，即连接在字线WLO和位线BLO上的 相变存储单元、连接在字线WLl和位线BLO上的相变存储单元、连接在字线WLO和位线BLl 上的相变存储单元、连接在字线WLl和位线BLl上的相变存储单元、连接在字线WLO和位线 BL2上的相变存储单元、连接在字线WLl和位线BL2上的相变存储单元。各相变存储单元采 用IDlR结构，即各自包含一相变电阻及作为选通管的二极管，其中，相变电阻的一端连接 位线，而另一端连接二极管的正极，二极管的负极连接字线。所述多个控制单元的数目和位线数目相同，在本实施例中，由于仅示出3条位线，故相应也就仅示出3个控制单元，即控制单元AO、Al和A2，其中，控制单元AO的输入端连 接位线BL0，输出端SLO连接位线BLO上的各相变存储单元的相变电阻和二极管之间的公共 连接点DOO和D10，控制单元Al的输入端连接位线BLl，输出端SLl连接位线BLl上的各相 变存储单元的相变电阻和二极管之间的公共连接点DOl和D11，控制单元A2的输入端连接 位线BL2，输出端SL2连接位线BL2上的各相变存储单元的相变电阻和二极管之间的公共连 接点D02和D12，各控制单元分别用于拉低相应位线上未被选中的相变存储单元的相变电 阻和选通管的公共连接点的电位，从而避免漏电流流经未被选中的相变存储单元的相变电 阻。再请参见图4，其是控制单元AO的一种优选电路结构示意图。如图所示，控制单元 可包括连接在公共连接点和低电位之间的受控开关管Trl ；以及用于将位线BLO电流信号 转换为控制所述受控开关管Trl开闭的控制信号的转换电路。其中，所述受控开关管Trl 可以是NMOS管或PMOS管等。而所述转换电路可以包括将位线BLO电流转换为电压的电 阻网络和连接在所述电阻网络输出端且输出信号作为控制信号的反相器INVl等。在本实 施例中，所述电阻网络包括连接在位线BLO和地电位之间的两串联电阻Rl和R2，其中，电阻 Rl和R2的公共连接点与所述反相器INVl相连，且电阻Rl的阻值远小于电阻R2的阻值，所 述受控开关管Trl采用NMOS管 ，其栅极连接反相器INVl的输出端，漏极作为输出端SL0，源 极接地。上述控制单元AO的工作原理如下当位线BLO有电流时，电阻Rl把电流转换成电压，由于电阻Rl的阻值远小于电阻 R2的阻值，电压降基本都落在电阻R2上，也即反相器INVl的输入端为高电平，NMOS晶体管 Trl的栅端为低电平。NMOS晶体管Trl处于截止状态，因此，NMOS晶体管Trl漏极SLO连 接在公共连接点DOO和D10，显然，公共连接点DOO和DlO的电位不会受到影响，相应的，连 接在公共连接点DOO和DlO的各二极管和相变电阻处在正常状态，从而保证正常的读写。而当位线BLO上没有电流通过时，反相器INVl的输入端为低电平，NMOS晶体管 Trl的栅端为高电平。NMOS晶体管Trl处于导通状态，NMOS晶体管Trl漏极SLO的电位接 近源极电位，即地电位，由此，公共连接点DOO和DlO的电位被拉到低电平，这样就抑制了漏 电流Ileak,使得未被选中相变存储单元的相变电阻上没有电流通过，从而保证了相变存储 器的可靠性。虽然上述仅仅描述了控制单元AO的结构和工作原理，但控制单元Al和A2都可以 采用如控制单元AO同样的结构，故在此不再一一详述。此外，本领域技术人员应该理解，上述实施例仅为了更好的说明本发明的技术方 案，而非用于限定本发明，事实上，相变存储器所包含的字线和位线数目可根据实际情况来 确定，例如，N条字线，M条位线，其中，N和M大于或等于1，相应的，相变存储器所包含的相 变存储单元的数目为N*M个，包含的控制单元的数目为M个，每一控制单元控制一条位线上 的所有相变存储单元，控制单元的结构也不以上述所示为限。综上所述，本发明的能抑制位线间漏电流的相变存储器电路结构采用控制单元来 强行拉低未被选中的相变存储单元中的相变电阻和二极管的公共连接点的电位，避免漏电 流流经相变电阻，由此可有效提高了相变存储器的可靠性。上述实施例仅列示性说明本发明的原理及功效，而非用于限制本发明。任何熟悉此项技术的人员均可在不违背本发明的精神及范围下，对上述实施例进行修改。因此，本发 明的权利保护范围，应如权利要求书所列
权利要求
一种能抑制位线间漏电流的相变存储器电路结构，其特征在于包括多条字线和多条位线；由多个各自连接在一条位线和一条字线上的相变存储单元形成的存储阵列，其中，每一相变存储单元包括由相变材料形成且一端连接相应位线的相变电阻以及连接在所述相变电阻另一端和相应字线之间的选通管；多个控制单元，其数目和位线数目相同，各控制单元的输入端分别连接一条位线，各输出端分别连接在相应位线上的各相变存储单元的相变电阻和选通管的公共连接点，分别用于拉低相应位线上未被选中的相变存储单元的相变电阻和选通管的公共连接点的电位，从而避免漏电流流经未被选中的相变存储单元的相变电阻。
2.如权利要求1所述的能抑制位线间漏电流的相变存储器电路结构，其特征在于控 制单元包括连接在公共连接点和低电位之间的受控开关管；以及用于将位线电流信号转 换为控制所述受控开关管开闭的控制信号的转换电路。
3.如权利要求2所述的能抑制位线间漏电流的相变存储器电路结构，其特征在于所 述开关管为NMOS管或PMOS管。
4.如权利要求2所述的能抑制位线间漏电流的相变存储器电路结构，其特征在于所 述转换电路包括将位线电流转换为电压的电阻网络和连接在所述电阻网络输出端且输出 信号作为控制信号的反相器。
5.如权利要求4所述的能抑制位线间漏电流的相变存储器电路结构，其特征在于所 述电阻网络包括连接在位线和地电位之间的两串联电阻，其中，两串联电阻的公共连接点 与所述反相器相连，且与位线连接的电阻的阻值小于与地电位连接的电阻的阻值。
6.如权利要求1所述的能抑制位线间漏电流的相变存储器电路结构，其特征在于所 述选通管为二极管。
全文摘要
本发明提供一种能抑制位线间漏电流的相变存储器电路结构，其包括多条字线和多条位线；由多个各自连接在一条位线和一条字线上的相变存储单元形成的存储阵列，其中，每一相变存储单元包括由相变材料形成且一端连接相应位线的相变电阻以及连接在所述相变电阻另一端和相应字线之间的选通管；以及多个控制单元，各控制单元的输入端分别连接一条位线，各输出端分别连接在相应位线上的各相变存储单元的相变电阻和选通管的公共连接点，分别用于拉低相应位线上未被选中的相变存储单元的相变电阻和选通管的公共连接点的电位，从而避免漏电流流经未被选中的相变存储单元的相变电阻，如此抑制位线间的漏电流，有效提高存储器的可靠性。
文档编号G11C16/24GK101968973SQ201010289979
公开日2011年2月9日 申请日期2010年9月21日 优先权日2010年9月21日
发明者宋志棠, 蔡道林, 陈后鹏 申请人:中国科学院上海微系统与信息技术研究所