专利名称：交插导体结构的制作方法
交插导体结构技术领域
本发明的实施例总地涉及用于将硬盘驱动器中的读/写头电连接到读/写电子系统的交插导体结构。
背景技术：
硬盘驱动器一般包括旋转刚性磁存储盘和致动器，致动器用于将头滑块相对于盘的旋转轴定位于不同径向位置处，由此在盘的每个记录表面上定义多个同心数据存储道。 尽管本领域已知多种致动器结构，但是现在最频繁采用的是同轴旋转音圈致动器，因为它们简单、高性能，且它们能关于其旋转轴质量平衡，后者对于使致动器少受扰动影响而言是重要的。传统上采用盘驱动器内的闭环伺服系统来操作音圈致动器且由此相对于盘表面定位头。
头滑块上的气垫面支承头滑块以小的距离离开磁盘的表面。头滑块还包括用于写数据到磁盘和从磁盘读取数据的读/写头。读/写头通过电导线或导体连接到相关的驱动器电子系统，例如位于附近的前置放大器芯片和通常(与其他电路一起)承载于贴附到头/ 盘组件的电路板上的下游读通道电路。单读/写头设计通常需要两条导线连接，而具有分开的读元件和写元件的双读/写头设计需要四条导线连接。特别地，磁致电阻头一般需要四条导线。头滑块一般安装到万向弹性件结构(gimbaled flexure structure)，该万向弹性件结构贴附到悬架的负载梁结构的远端，悬架又连接到致动器。弹簧将负载梁和头滑块朝向盘偏置，而头滑块之下的气压将头滑块推离盘。平衡距离定义“气垫”且定义头滑块的 “飞行高度”。
盘驱动器工业已经逐渐降低了头滑块结构的尺寸和质量以减小致动器组件的移动质量，且允许换能器(transducer)更靠近盘表面操作，前者导致改善的寻道性能，后者导致改善的换能器效率，改善的换能器效率又能获得更高的面密度。更小的滑块结构一般需要更顺应的万向架，因此连接到头滑块的导体线的固有刚度能导致显著的不期望的偏置影响。为了减小导线固有刚度或偏置的影响，已经提出了包括混合的不锈钢弹性件和导电结构的结构。这样的混合设计通常采用具有沉积的绝缘层和导电迹线层的不锈钢弹性件， 导电迹线层用于头到相关驱动电子系统的电互连。与这些集成导体设计一起包括的是较短的柔性电子系统承载件(flex electronics carrier，FEC)。
这些混合弹性件设计采用导体迹线对或四导线组的较长延伸，导体迹线对或四导线组从在弹性件的头安装远端处的焊盘延伸到弹性件的近端。这些迹线提供从读/写头沿相关悬架结构的长度到前置放大器或读通道芯片(或多个芯片)的导电路径。因为导体迹线定位为非常靠近导电的不锈钢弹性件结构但是与其电隔离，而导电的不锈钢弹性件结构又接地到负载梁，且因为传输的较高信号速率，所以导体迹线电感和互耦以及导体迹线电阻和迹线对地电容能导致不想要的信号损失、反射、失真和低效率信号/功率传输。不想要的信号损失和反射趋向于有害地影响读/写头、互连结构和驱动器/前置放大器电路的性能。发明内容
本发明总地提供一种交插导体结构，用于电连接硬盘驱动器中的读/写头。所公开的交插导体结构允许增大的特征阻抗范围、更大的干扰屏蔽和减小的由损耗的导电基板导致的信号损失。
在一实施例中，一种交插导体结构包括导电下层；第一电绝缘层，设置在该导电下层之上；以及多条第一电迹线，设置在该第一电绝缘层上。该多条第一电迹线中的每条电迹线具有第一宽度。该结构还包括第二电绝缘层，设置在该多条第一电迹线上；以及多条第二电迹线，设置在该第二电绝缘层上。该多条第二电迹线中的每条电迹线具有与该第一宽度不同的第二宽度。该多条第一电迹线和该多条第二电迹线每个都包括负相迹线和正相迹线，且该多条第一电迹线关于该多条第二电迹线交插。
在另一实施例中，一种交插导体结构包括导电下层；第一电绝缘层，设置在该导电下层之上；以及多条第一电迹线，设置在该第一电绝缘层上。该多条第一电迹线中的每条电迹线具有第一宽度。该结构还包括第二电绝缘层，设置在该多条第一电迹线上；以及多条第二电迹线，设置在该第二电绝缘层上。该多条第二电迹线中的每条电迹线具有与所述第一宽度不同的第二宽度。该多条第一电迹线和该多条第二电迹线每个都包括负相迹线和正相迹线。该多条第一电迹线关于该多条第二电迹线交插。该结构还包括第三电绝缘层， 设置在该多条第二电迹线上；以及顶导电屏蔽层，设置在该第三电绝缘层上。
在另一实施例中，一种交插导体结构包括导电下层；第一电绝缘层，设置在该导电下层之上；以及多条第一电迹线，设置在该第一电绝缘层上。该多条第一电迹线中的每条电迹线具有第一宽度。该结构还包括第二电绝缘层，设置在该多条第一电迹线上；以及多条第二电迹线，设置在该第二电绝缘层上。该多条第二电迹线中的每条电迹线具有与所述第一宽度不同的第二宽度。该结构还包括第三电绝缘层，设置在该多条第二电迹线上；以及多条第三电迹线，设置在该第三电绝缘层上。该多条第三电迹线中的每条电迹线具有第三宽度，该第三宽度不同于该第一宽度和该第二宽度中的至少一个。该多条第一电迹线、该多条第二电迹线和该多条第三电迹线每个都包括正相迹线和负相迹线。该多条第一电迹线关于该多条第二电迹线交插且该多条第二电迹线关于该多条第三电迹线交插。
在另一实施例中，一种交插导体结构包括导电下层；第一电绝缘层，设置在该导电下层之上；以及多条第一电迹线，设置在该第一电绝缘层上且间隔开第一距离。该多条第一电迹线中的每条电迹线具有第一宽度。该结构还包括第二电绝缘层，设置在该多条第一电迹线上；以及多条第二电迹线，设置在该第二电绝缘层上且间隔开基本等于该第一距离的第二距离。该多条第二电迹线中的每条电迹线具有第二宽度，其中该多条第二电迹线中的各条电迹线从该多条第一电迹线中的各条电迹线偏移。该多条第一电迹线和该多条第二电迹线每个都包括正相迹线和负相迹线，该多条第一电迹线关于该多条第二电迹线交插。
在另一实施例中，一种交插导体结构包括导电下层；第一电绝缘层，设置在该导电下层之上；以及多条第一电迹线，设置在该第一电绝缘层上且间隔开第一距离。该多条第一电迹线中的每条电迹线具有第一宽度。该结构还包括第二电绝缘层，设置在该多条第一电迹线上；以及多条第二电迹线，设置在该第二电绝缘层上且间隔开基本等于该第一距离的第二距离。该多条第二电迹线中的各条电迹线从该多条第一电迹线中的各条电迹线偏移。该多条第一电迹线和该多条第二电迹线每个都包括正相迹线和负相迹线，且该多条第一电迹线关于该多条第二电迹线交插。该结构还包括第三电绝缘层，设置在该多条第二电迹线上；以及顶导电屏蔽层，设置在该第三电绝缘层上。
在另一实施例中，一种交插导体结构包括导电下层，具有穿过其延伸的至少一个开口 ；第一导电层，设置在该导电下层上；第一电绝缘层，设置在该第一导电层上；以及多条第一电迹线，设置在该第一电绝缘层上且间隔开第一距离。该多条第一电迹线中的每条电迹线具有第一宽度。该结构还包括第二电绝缘层，设置在该多条第一电迹线上；以及多条第二电迹线，设置在该第二电绝缘层上且间隔开基本等于该第一距离的第二距离。该多条第二电迹线中的各条电迹线从该多条第一电迹线中的各条电迹线偏移。该多条第一电迹线和该多条第二电迹线每个都包括正相迹线和负相迹线，且该多条第一电迹线关于该多条第二电迹线交插。该结构还包括第三电绝缘层，设置在该多条第二电迹线上；以及顶导电屏蔽层，设置在该第三电绝缘层上。
在另一实施例中，一种交插导体结构包括导电下层；第一电绝缘层，设置在该导电下层上；第一正相电迹线，设置在该第一电绝缘层上，具有第一末端和第二末端；以及第一负相电迹线，设置在该第一电绝缘层上，具有第三末端和第四末端且与该第一正相电迹线间隔开。该结构还包括第二电绝缘层，设置在该第一正相电迹线和第一负相电迹线上。 该结构还包括第二正相电迹线，设置在该第二电绝缘层上，与该第一负相电迹线垂直对准且具有与该第一末端垂直对准的第五末端和与该第二末端垂直对准的第六末端。该结构还包括第二负相电迹线，设置在该第二电绝缘层上且具有第七末端和第八末端并与该第二正相电迹线间隔开。
在另一实施例中，一种交插导体结构包括导电下层；第一电绝缘层，设置在该导电下层上；第一正相电迹线，设置在该第一电绝缘层上，具有第一末端和第二末端；以及第一负相电迹线，设置在该第一电绝缘层上，具有第三末端和第四末端且与该第一正相电迹线间隔开。该结构还包括第二电绝缘层，设置在该第一正相电迹线和第一负相电迹线上。 该结构还包括第二正相电迹线，设置在该第二电绝缘层上，与该第一负相电迹线垂直对准且具有与该第一末端垂直对准的第五末端和与该第二末端垂直对准的第六末端。该结构还包括第二负相电迹线，设置在该第二电绝缘层上且具有第七末端和第八末端并与该第二正相电迹线间隔开；第三电绝缘层，设置在该第二正相电迹线和该第二负相电迹线上；以及第三正相电迹线，设置在该第三电绝缘层上，与该第一正相电迹线垂直对准且具有与该第一末端垂直对准的第九末端和与该第二末端垂直对准的第十末端。该结构还包括第三负相电迹线，设置在该第三电绝缘层上且具有第十一末端和第十二末端并与该第三正相电迹线间隔开。
在另一实施例中，一种交插导体结构包括导电下层；第一电绝缘层，设置在该导电下层上；第一正相电迹线，设置在该第一电绝缘层上，具有第一末端和第二末端；以及第一负相电迹线，设置在该第一电绝缘层上，具有第三末端和第四末端且与该第一正相电迹线间隔开。该结构还包括第二电绝缘层，设置在该第一正相电迹线和第一负相电迹线上。 该结构还包括第二正相电迹线，设置在该第二电绝缘层上，与该第一负相电迹线垂直对准且具有与该第一末端垂直对准的第五末端和与该第二末端垂直对准的第六末端。该结构还包括第二负相电迹线，设置在该第二电绝缘层上且具有第七末端和第八末端并与该第二正相电迹线间隔开；以及第三电绝缘层，设置在该第二正相电迹线和该第二负相电迹线上。 该结构还包括第三正相电迹线，设置在该第三电绝缘层上，与该第一正相电迹线垂直对准且具有与该第一末端垂直对准的第九末端和与该第二末端垂直对准的第十末端。该结构还包括第三负相电迹线，设置在该第三电绝缘层上且具有第十一末端和第十二末端并与该第三正相电迹线间隔开；第四电绝缘层，设置在该第三正相电迹线和该第三负相电迹线上；以及第四正相电迹线，设置在该第四电绝缘层上，与该第三负相电迹线垂直对准且具有与该第一末端垂直对准的第十三末端和与该第二末端垂直对准的第十四末端。该结构还包括第四负相电迹线，设置在该第四电绝缘层上且具有第十五末端和第十六末端并与该第四正相电迹线间隔开。
通过参照实施例对上面简单概述的本发明进行更具体的描述，可以详细理解本发明的上述特征，一些实施例示于附图中。然而将注意，附图仅示出本发明的典型实施例，因此不视为对本发明的范围的限制，因为本发明可以允许其他等效实施例。
图1示出根据本发明一实施例的具有磁盘和头滑块的盘驱动器，头滑块具有安装在致动器上的磁读/写头。
图2A、2B、2C、2D、2E是根据各种实施例的交插导体结构的横截面立体图。
图3A、3B、3C、3D、3E是立体图，示出根据本发明各种实施例的交插导体结构。
图3F和3G是交插导体结构的示意性横截面图，示出相邻迹线之间的间距。
图4A和4B是立体图，示出根据本发明各种实施例的交插导体结构。
图5A和5B是根据本发明各种实施例的迹线布局图案的示意图。
为了便于理解，在可行的地方使用了相同的附图标记来指示附图公有的相同元件。预期的是，一个实施例的元件和特征可以有益地合并在其他实施例中而无需进一步的描述。
具体实施方式
下面将参考本发明的实施例。然而应理解，本发明不限于具体描述的实施例。而是，下面的特征和元件的任意组合，不论是否涉及不同的实施例，被构思来实施和实践本发明。此外，尽管本发明的实施例与其他可行方案相比和/或与现有技术相比可以具有优点， 但是本发明不限于给定实施例是否实现特定优点。因此，下面各方面、特征、实施例和优点仅是示例性的，不视为所附权利要求的要素或限制，除非明确地描述于权利要求(或多个权利要求)中。类似地，对“本发明”的提及不应解释为这里公开的发明主题的概括且不应视为所附权利要求的要素或限制，除非清楚地描述于权利要求(或多个权利要求)中。
本发明提供一种交插导体结构用于电连接硬盘驱动器中的读/写头。在一些实施例中，所公开的交插导体结构允许结构的堆叠层的对准的制造公差增大。此外，周期性偏移提供更宽的特征阻抗范围。迹线的周期性偏移允许确定最终设计时对最终阻抗的更多控制。为了保持比较相同的传播速度，迹线的偏移是周期性的。
图1示出磁硬盘驱动器10的一个实施例，磁硬盘驱动器10包括外壳12，在外壳 12内，磁盘14通过夹具固定到主轴马达(SPM)。SPM驱动磁盘14以特定速度旋转。头滑块18包括访问磁盘14的记录区域的头元件11和头元件11固定到其上的滑块。头滑块18具有飞行高度控制，其调节头在磁盘14上的飞行高度。致动器16携载头滑块18且包括细长的导电悬架构件1%。细长导电悬架构件19b是弹性的从而为致动器16提供弹性作用，且在一实施例中由非腐蚀性金属诸如不锈钢形成。在图1中，致动器16被枢轴枢转地保持， 且通过作为驱动机构的音圈马达(VCM) 17的驱动力绕枢轴枢转。致动器16沿磁盘14的径向枢转以移动头滑块18到期望位置。由于旋转磁盘14与头滑块的面对磁盘14的气垫面 (ABS)之间的空气的粘滞性，压力作用在头滑块18上。由于空气与细长导电悬架构件19b 施加的朝向磁盘的力之间的压力平衡，头滑块18低飞于磁盘14上方。如图1所示，细长导电悬架构件1%用作电连接组件15的提供结构支承的集成导电下层。导电下层也可构造以导电材料诸如铝、铜或金的刚性层。在一些情况下，导电下层可包括连接到细长导电悬架构件19b的导电材料的刚性层的组合。这里涉及作为“交插结构”或“交插导体结构”的导电下层19和电连接组件15的全部描述应理解为涵盖使用导电材料的刚性层、集成的细长导电悬架构件1%、或者连接到细长导电悬架构件19b的导电材料的刚性层两者。
电连接组件15设置在细长导电悬架构件19b上且将头11 (写头、读头等)的各种部件电连接到远离头11定位的相关电路13。电连接组件15和细长导电悬架构件19b 形成交插导体结构，其将头11和头滑块18支承得与磁记录盘14相邻且将头11电连接到相关电路13。将理解，有多种机制用于迹线在读/写头处终结，诸如(i)沿弹性件的侧面，如美国专利No. 6351348所示，其通过引用合并于此；(ii)绕外侧，如美国专利申请公开 No. 2009/0M4786所示，其通过引用合并于此；或者(iii)沿弹性件的中部，如图1所示。
图2A示出交插导体结构214的一部分的横截面立体图，交插导体结构214包括作为电连接组件15的支承基板的导电下层19。导电下层19具有底表面202(面向磁盘14)、 顶表面204(背对磁盘14)和沿致动器16的横向延伸的宽度W。导电下层19的图2A-2E所示的部分具有沿致动器16的纵向延伸的单位长度L。在该实施例中，电连接组件15包括设置于导电下层19的顶表面204上的电绝缘层206。多条(在该实施例中为二)电迹线208 设置在电绝缘层206上。在一些实施例中，多条电迹线208包括至少一条正相迹线(标为 P)和至少一条负相迹线(标为N)。写和读信号作为P和N迹线之间的电信号耦合到及耦合自读/写头11。多条电迹线208通常由高导电材料诸如金(Au)或铜(Cu)形成。电绝缘层206将多条电迹线208与导电下层19电隔离且由电介质材料形成，在一些实施例中该电介质材料是聚合物诸如聚酰亚胺。
在图2A的实施例中，导电下层19包括从底表面202到顶表面204贯穿形成的多个开口或窗212。穿过导电下层19形成的多个开口 212减少了紧邻电连接组件15的损耗材料的量，且由此减少了导电下层19的材料导致的信号损失量。虽然开口 212示为完全延伸穿过导电下层19，但是在一些实施例中，它们可以仅部分地穿过导电下层19延伸(类似于盲孔)。在任一实施例中，减少的损耗材料量减少了信号损失量。
图2A-2E的导电下层19具有由其单位长度L和沿单位长度L的其平均宽度W定义的单位面积。在一些实施例中，宽度可以在导电下层19的长度上变化，如图1所示，其中细长导电悬架构件19b朝向头11变细。多个开口 212的在单元区域内的部分形成开口区域，该开口区域具有在单位面积内的第二面积(开口的组合面积)。在一实施例中，单位面积内的开口面积对导电下层19的总单位面积的比在约1 1和约1 500之间。在多个开口 212具有直的侧壁(如图所示)的实施例中，该比表示从导电下层19去除的材料的百分比。从导电下层19去除损耗材料允许将特征阻抗调节到期望水平且减小了损耗材料导致的信号损失。空气/材料比不必沿导电下层19的整个长度均勻，且在一些实施例中可以变化以沿导电下层19的长度在不同的点提供不同的特征阻抗。此外，开口 212的形状不需为所示的矩形，可以构思各种形状诸如圆形、卵形、方形等。还应注意，设置在导电下层19 的顶表面204上的电连接组件15和电绝缘层206不必如图所示在导电下层19的中心，而是可以更靠近导电下层19的一条纵边或者另一条纵边。开口 212也可以不必在导电下层 19中居中，在一些实施例中仅在导电下层19的损耗材料的去除是有利的那些区域中延伸， 特别地，在电连接组件15下面或附近。
亦在图2A的实施例中，电连接组件15是双层交插导体结构(BICS)的形式。BICS 电连接组件15包括电绝缘层206，电绝缘层206将多条第一电迹线208与导电下层19电隔离。在多条第一电迹线208之上的是第二电绝缘层216和多条第二电迹线218，使得第二电绝缘层216的部分220位于相邻迹线之间。多条第二电迹线218包括至少一条正相迹线 (标为P)和至少一条负相迹线(标为N)。多条第二电迹线218的正相迹线和负相迹线相对于多条第一电迹线208的正相迹线和负相迹线反置，从而形成BICS。通过以此方式交插信号线，对于给定的绝缘体厚度，可以实现更宽范围的特征阻抗。虽然仅两层电迹线示于图 2A中，但是应理解，多个交插层可以重复以达到期望的特征阻抗水平。
在图2B中，示出交插导体结构232的一个实施例的横截面立体图。交插导体结构 232通过使用居于第一导电层2M上的导电侧壁234来提供屏蔽。导电侧壁234位于电连接组件15的两侧。在一些实施例中，穿过电绝缘材料形成的多个间隔通路236被填充有导电材料，其将导电侧壁234电连接到顶导电屏蔽层230。将理解，可以使用更多或更少的通路以具有相同的效果。可以用于导电侧壁234、导电屏蔽层230、第一导电层2 和填充通路236的导电材料的合适导电材料可以为诸如铜或铜合金。为了制造结构232，绝缘层形成在多条第二电迹线218上，通路236穿过绝缘层形成，然后导电材料填充通路236，最后导电屏蔽层230沉积于其上。在一实施例中，导电侧壁234和顶导电屏蔽层230可以被外电介质材料238覆盖。在一实施例中，高导电的第一导电层2M沉积在结构上且是基于铜的材料，尽管可以使用其他高导电的材料诸如金。第一导电层224以低的阻抗水平提供源自基板耦合的低信号损失。第一导电层2M可以与来自交插导体结构的各种其他实施例的特征结合使用。
图2C示出交插导体结构MO的第六实施例的横截面立体图。交插导体结构240 基本类似于图2B的交插导体结构232。然而，在交插导体结构MO中，导电侧壁234完全延伸到顶导电屏蔽层230，而无需多个通路236。通过将导电侧壁234延伸到顶导电屏蔽层 230，导电侧壁234和顶导电屏蔽层230之间的电连接得到改善，形成了更连续的屏蔽结构。
在图2D中示出交插导体结构M2的第七实施例的横截面立体图。交插导体结构 242基本类似于图2C的交插导体结构M0。然而，在交插导体结构242中，多个通路244将导电侧壁234电连接到第一导电层224。在一些实施例中，第一导电层2M被省略，通路244 将导电侧壁234连接到导电下层19。通过将导电侧壁234(和顶导电屏蔽层230)电连接到下面的支承件，屏蔽结构处于与下面的支承件相同的电势，由此提供改善的对特征阻抗的控制和改善的屏蔽。
图2E示出交插导体结构246的第八实施例的横截面立体图。交插导体结构246基本类似于图2D的交插导体结构M2。然而，在图2E的交插导体结构M6中，导电侧壁234 延伸为接触第一导电层224，而不需要多个通路M4。通过将导电侧壁234延伸到第一导电层224，导电侧壁234和第一导电层2M之间的电连接得到改善，且形成了更连续的屏蔽结构。在一些实施例中，第一导电层2 被省略，导电侧壁234延伸到导电下层19。在一实施例中，交插导体结构246提供完全围绕电连接组件15的屏蔽结构，类似于同轴电缆中的屏蔽。
图3A是根据一实施例的交插导体结构300的示意性立体图。结构300包括底导电层302和形成在其上的第一电绝缘层304。第一电绝缘层304可被图案化以形成狭槽，多条第一电迹线306形成到狭槽中。在图3A所示的实施例中，有两条电迹线306，一条是正相迹线(标为P)，一条是负相迹线(标为N)。电绝缘区域314保留在迹线306之间。第二电绝缘层308形成在多条第一电迹线306之上。类似于第一点绝缘层304，第二电绝缘层308 被图案化以形成狭槽，多条第二电迹线310形成到狭槽中。在图3A所示的实施例中，有两条电迹线310，一条是正相迹线(标为P)，一条是负相迹线(标为N)。电绝缘区域316保留在迹线310之间。第三电绝缘层312形成在多条第二电迹线310上。
多条第一电迹线306具有第一宽度B，多条第二电迹线310具有第二宽度A。多条第一或底电迹线306比多条第二或顶电迹线310更宽。多条第一电迹线306中的相邻迹线之间的距离基本等于多条第二电迹线310中的相邻迹线之间的距离，如箭头C所示。迹线 306,310的宽度在彼此的约30%至约85%以内。预期迹线306、310的宽度可以在彼此的约50 %至75 %以内。在图3A所示的实施例中，多条第二电迹线310中的每条迹线的至少一个边缘与多条第一电迹线306中的在其正下方的迹线的至少一个边缘垂直对齐。
在两个不同层面上制造宽度严格相同且边缘垂直对齐的迹线是十分困难的。因此，为了增大制造容差，多条第二电迹线310可简单地设置在多条第一电迹线306之上，而不考虑是否有边缘对齐。多条第二电迹线310可在多条第一电迹线306之上居中，而不是至少一条边缘对齐。在图3A所示的实施例中，多条第一或底电迹线306具有比多条第二或顶电迹线310更大的宽度，从而多条第一或底电迹线306可在形成多条第二或顶电迹线310 时用作参考。预期多条顶或第二电迹线310可以形成在多条第一电迹线306的宽度以内的任何位置。即使迹线306、310具有不同的宽度，也没有阻抗减小。具体地，结构300的阻抗范围可以在约10欧姆至约40欧姆。虽然未示出，但是预期多条第二电迹线310可以具有比多条第一电迹线306更大的宽度。
预期可以利用两层以上的迹线。图!3B-3D是三层迹线结构的示意性立体图。在图 3B中，交插导体结构320具有形成在第三电绝缘层312上的多条第三电迹线322。第四电绝缘层3M形成在其上。在图:3B的实施例中，多条第一电迹线306具有宽度E，宽度E大于多条第二电迹线310和多条第三电迹线322 二者的宽度。然而，多条第二电迹线310和多条第三电迹线322具有基本相同的宽度，如箭头D所示。此外，在图:3B所示的实施例中， 全部迹线306、310、322的至少一条边缘垂直对齐，因此间隔开基本相同的距离，如箭头F所示。类似于图3A，多条底或第一电迹线306具有比多条第二电迹线310和多条第三电迹线 322更大的宽度，从而多条第一电迹线306可在形成多条第二电迹线310和多条第三电迹线 322时用作参考。预期多条第二电迹线310和多条第三电迹线322可形成在多条第一电迹线306的宽度以内的任何位置。
在图3C所示的实施例中，交插导体结构330具有三个单独的迹线层面。多条第二电迹线310具有比多条第一电迹线306和多条第三电迹线322两者更大的宽度。多条第一电迹线306和多条第三电迹线322具有基本相同的宽度，且每条迹线的至少一条边缘与另一迹线垂直对齐。类似于图3B，多条第二电迹线310可在形成多条第三电迹线322时用作参考。预期多条第一电迹线306和多条第三电迹线322可形成在多条第二电迹线310的宽度以内的任何位置。
在图3D所示的实施例中，交插导体结构340具有三个单独的迹线层面。多条第三电迹线322和多条第一电迹线306具有比多条第二电迹线310更大的宽度。多条第一电迹线306和多条第三电迹线322具有基本相同的宽度且每条迹线的至少一条边缘与另一条迹线垂直对齐。类似于图3B，多条第一电迹线306可在形成多条第二电迹线310和多条第三电迹线322时用作参考。预期多条第二电迹线310可形成在多条第二电迹线310的宽度以内的任何位置。
如图3E所示，交插导体结构350可具有在电绝缘层上的导电上层352，如上面已经描述的那样。将理解，这里在每个实施例中论述的每个导体结构预期具有如上所述的一个或更多导电上层352、穿过导电下层19形成的一个或更多开口 212、通路M4、导电侧壁234 和外电介质材料238。导电上层352、底导电层302、导电侧壁234每个能独立地用来屏蔽迹线且减小阻抗。
如图3F和3G所示，迹线之间的间距可以不同。多条第一电迹线306具有间距G， 其小于如图3F中的H所示的多条第二电迹线310的间距。然而，多条第二电迹线310每个设置于多条第一迹线306中的对应迹线的宽度内。在图3G中，与I所示的多条第一迹线 306相比，多条第二迹线310又间隔开J所示的更大间距。然而，多条第二电迹线310中的迹线之一具有与多条第一电迹线306中的对应迹线的边缘垂直对齐的边缘。多条第二电迹线310中的另一迹线在多条第一电迹线306中的对应迹线之上基本居中。将理解，虽然图 3F和3G涉及多条第一电迹线306具有比多条第二电迹线310更大的宽度的实施例，但是间距差异同样应用到多条第一电迹线306具有比多条第二电迹线310更小的宽度的情形。
图4A和4B是立体图，示出根据本发明各种实施例的交插导体结构400、430。在图 4A和4B中，在不同层面的迹线偏移且具有蛇形外观。图4A和4B示出交叉导体结构400、 430，其具有底导电层402、形成在其上的电绝缘层404、形成在第一电绝缘层404中的狭槽内的多条第一导电迹线406、形成在多条第一电迹线406之上的第二电绝缘层408、以及形成在切到第二电绝缘层408中的狭槽内的多条第二电迹线410。在图4A和4B的每个中，多条第二电迹线410从多条第一电迹线406偏移。
相对于其中迹线不偏移的结构，将多条第二电迹线410从多条第一电迹线406偏移增大了结构400、430的阻抗范围。更具体而言，偏移为结构400、430提供了更宽的特征阻抗范围。将多条第二电迹线410从多条第一电迹线406从中心偏移增大了阻抗。通过使迹线偏移提供的可调节性允许在结构400、430的最终设计中对阻抗的更多控制。在图4A 和4B中，偏移是周期性的，从而每个迹线对具有不同的阻抗水平(Z = sqrt(L/C))，增大电感(L)，减小多条第二电迹线410与多条第一电迹线406之间的电容(C)。因此，多条第二电迹线410与多条第一电迹线406之间的迹线交换对于保持期望的阻抗水平而言是重要的。硬驱动器的最终设计中的阻抗要求可以通过前置放大器/臂电子系统设计规格(例如，与阻抗匹配)、读写头设计规格(例如，与阻抗匹配)、尺寸可变性(例如3.5"和2.5"器件之间不同的电枢(armature)长度)、以及对用于下一代器件的额外迹线的需要(例如，用于飞行高度热控制、热辅助写入、以及不平度热检测)而改变。周期性最大迹线长度应设置为小于最大符号传输速率(symbol transfer rate)的波长的1/10 ；而周期性对所需频率范围(符号传输)的阻抗水平不具有显著影响。在时域响应中，较低的周期迹线长度将导致波纹(ripple)。
在图4A和4B所示的实施例中，多条第一电迹线406每条具有相同宽度。类似地， 多条第二电迹线410每条具有相同宽度。多条第一电迹线406的宽度基本等于多条第二电迹线410的宽度。多条第一电迹线406中的相邻迹线之间的距离基本等于多条第二电迹线 410中的每条迹线的宽度。类似地，多条第二电迹线410中的相邻迹线之间的距离基本等于多条第一电迹线406中的每条迹线的宽度。因此，平衡了任何串扰影响。此外，迹线沿边缘垂直对齐。
图5A和5B是根据本发明各种实施例的迹线布局图案的示意性俯视图。将理解， 图5A和5B所示的迹线布局图案可应用到上面论述的交插导体结构。图5A示出两层迹线图案。对于多条第一电迹线500，正相迹线具有通过中间部分510连接的两个末端502、506。 类似地，负相迹线具有通过中间部分512连接的两个末端504、508。在多条第一电迹线500 之上，可沉积绝缘层，多条第二电迹线501形成在绝缘层上。多条第二导电迹线501包括正相迹线和负相迹线。多条第二电迹线501的负相迹线在末端516、520连接到多条第一电迹线500的负相迹线的末端504、508。末端516、520、504、508通过穿过居间层形成的垂直通路连接。然而，即使多条第二电迹线501的负相迹线连接到多条第一电迹线500的负相迹线，多条第二电迹线501的负相迹线的中间部分530仍与多条第一电迹线500的正相迹线的中间部分510垂直对准。为了使中间部分530、510垂直对准，多条第二电迹线501的负相迹线以围绕部分5 围绕多条第二电迹线501的正相迹线的末端518，且迹线通过倾斜部分532上拐到中间部分530。
类似地，多条第二电迹线510的正相迹线在末端514、518连接到多条第一电迹线 500的正相迹线的末端502、506。末端514、518、502、506通过穿过居间层形成的垂直通路连接。然而，即使多条第二电迹线501的正相迹线连接到多条第一电迹线500的正相迹线， 多条第二电迹线501的正相迹线的中间部分522也与多条第一电迹线500的负相迹线的中间部分512垂直对准。为了使中间部分522、512垂直对准，多条第二电迹线501的正相迹线用围绕部分522围绕多条第二电迹线501的负相迹线的末端516，且迹线通过倾斜部分 5 拐到中间部分522。
于是，多条第二电迹线501的负相迹线具有一个环状部分和一个倾斜部分。类似地，多条第二电迹线501的正相迹线具有一个环状部分和一个倾斜部分。因此，多条第二电迹线501的负相迹线和正相迹线具有基本相同的长度，从而阻抗得到平衡。通过使一条迹线的末端围绕在同一层面的第二迹线的末端，所述一条迹线的末端不需经过第二迹线之下或之上。当然，多条第二电迹线501具有比多条第一电迹线500更长的长度。将理解，多条第一电迹线500和多条第二电迹线501可以颠倒，使得多条第二电迹线501在多条第一电迹线500之下。
图5B示出四层迹线图案。类似于图5A，多条第一电迹线540包括具有末端Ml、 542和连接末端541、542的中间部分543的正相迹线。多条第一电迹线540还包括具有末端M6547以及连接末端546、547的中间部分545的负相迹线。在多条第一电迹线540之上，可沉积绝缘层，多条第二电迹线550形成在绝缘层上。多条第二导电迹线550包括正相迹线和负相迹线。多条第二电迹线550的负相迹线在末端553、5M连接到多条第一电迹线 540的负相迹线的末端M6547。末端546、547、553、5M通过穿过居间层形成的垂直通路连接。然而，即使多条第二电迹线阳0的负相迹线连接到多条第一电迹线540的负相迹线， 多条第二电迹线阳0的负相迹线的中间部分555也与多条第一电迹线540的正相迹线的中间部分543对准。为了使中间部分555、543垂直对准，多条第二电迹线550的负相迹线用围绕部分558围绕多条第二电迹线550的正相迹线的末端552，且迹线通过倾斜部分557上拐到中间部分阳5。
类似地，多条第二电迹线550的正相迹线在末端551、552连接到多条第一电迹线 540的正相迹线的末端M1542。末端541、542、551、552通过穿过居间层形成的垂直通路连接。然而，即使多条第二电迹线阳0的正相迹线连接到多条第一电迹线540的正相迹线， 多条第二电迹线550的正相迹线的中间部分556也与多条第一电迹线MO的负相迹线的中间部分545垂直对准。为了使中间部分556、545垂直对准，多条第二电迹线550的正相迹线用围绕部分阳9围绕多条第二电迹线550的负相迹线的末端553，且迹线通过倾斜部分 560拐到中间部分556。
在多条第二电迹线550之上，可沉积另一绝缘层。之上可形成多条第三电迹线570。多条第三电迹线570包括具有通过中间部分573连接的末端571、572的正相迹线。正相迹线与多条第一电迹线MO的正相迹线垂直对准且通过穿过居间层形成的通路在末端571、572、541、542连接到多条第一电迹线MO的正相迹线。正相迹线也连接到多条第二电迹线550的正相迹线的末端551、552。类似地，多条第三电迹线570包括具有通过中间部分 576连接的末端574、575的负相迹线。负相迹线与多条第一电迹线MO的负相迹线垂直对准且通过穿过居间层形成的通路在末端574、575、M7、546连接到多条第一电迹线540的负相迹线。负相迹线也连接到多条第二电迹线550的负相迹线的末端553、554。
在多条第三电迹线570之上可沉积绝缘层，在绝缘层之上形成多条第四电迹线 580。多条第四电迹线580包括正相迹线和负相迹线。多条第四电迹线580的负相迹线在末端586、590连接到多条第三电迹线570的负相迹线的末端574、575。末端574、575、586、 590通过穿过居间层形成的通路连接。然而，即使多条第四电迹线580的负相迹线连接到多条第三电迹线570的负相迹线，多条第四电迹线580的负相迹线的中间部分588也与多条第三电迹线570的正相迹线的中间部分573垂直对准。为了使中间部分588、573垂直对准，多条第四电迹线580的负相迹线用围绕部分589围绕多条第四电迹线580的正相迹线的末端585，且迹线借助于倾斜部分587上拐到中间部分588。
类似地，多条第四电迹线580的正相迹线在末端581、585连接到多条第三电迹线 570的正相迹线的末端571、572。末端571、572、581、585通过穿过居间层形成的通路连接。 然而，即使多条第四电迹线580的正相迹线连接到多条第三电迹线570的正相迹线，多条第四电迹线580的正相迹线的中间部分583也与多条第三电迹线570的负相迹线的中间部分 576垂直对准。为了使中间部分583、576垂直对准，多条第四电迹线580的正相迹线用围绕部分582围绕多条第四电迹线580的负相迹线的末端586，且迹线借助于倾斜部分584拐到中间部分583。
在图5B中，多条第一电迹线540和多条第三电迹线570两者的正相迹线垂直对准且具有基本相同的长度。类似地，多条第一电迹线540和多条第三电迹线570的负相迹线垂直对准且具有基本相同的长度。多条第二电迹线550和多条第四电迹线580两者的正相迹线垂直对准且具有基本相同的长度。类似地，多条第二电迹线550和多条第四电迹线 580两者的负相迹线垂直对准且具有基本相同的长度。多条第一电迹线MO的正相迹线和负相迹线两者都具有基本相同的长度且因此基本相同的阻抗。多条第二电迹线550的正相迹线和负相迹线两者都具有基本相同的长度且因此基本相同的阻抗。多条第三电迹线570 的正相迹线和负相迹线两者都具有基本相同的长度且因此基本相同的阻抗。多条第四电迹线580的正相迹线和负相迹线两者都具有基本相同的长度且因此基本相同的阻抗。
虽然前面涉及本发明的实施例，但是可以设计本发明的其他和进一步的实施例而不偏离本发明的基本范围，本发明的范围由所附权利要求确定。
权利要求
1.一种交插导体结构，用于读写电子器件与邻近磁记录盘的头和头滑块之间的电连接，该交插导体结构包括导电下层；第一电绝缘层，设置在该导电下层之上；多条第一电迹线，设置在该第一电绝缘层上，该多条第一电迹线中的每条电迹线具有第一宽度；第二电绝缘层，设置在该多条第一电迹线上；以及多条第二电迹线，设置在该第二电绝缘层上，该多条第二电迹线中的每条电迹线具有与该第一宽度不同的第二宽度，其中该多条第一电迹线和该多条第二电迹线每个都包括负相迹线和正相迹线，且其中该多条第一电迹线与该多条第二电迹线交插。
2.如权利要求1所述的交插导体结构，其中该第一宽度大于该第二宽度。
3.如权利要求2所述的交插导体结构，其中所述多条第二电迹线中的每条电迹线的至少一个边缘与所述多条第一电迹线中的电迹线的至少一个边缘垂直对齐。
4.如权利要求1所述的交插导体结构，其中所述第一宽度小于所述第二宽度。
5.如权利要求1所述的交插导体结构，其中所述多条第二电迹线中的每条电迹线的至少一个边缘与所述多条第一电迹线中的电迹线的至少一个边缘垂直对齐。
6.如权利要求1所述的交插导体结构，其中所述第二宽度在所述第一宽度的30%至 85%之间。
7.如权利要求6所述的交插导体结构，其中所述第二宽度在所述第一宽度的50%至 75%之间。
8.如权利要求1所述的交插导体结构，其中所述多条第二电迹线在所述多条第一电迹线的对应电迹线之上居中。
9.如权利要求1所述的交插导体结构，其中所述多条第二电迹线中的电迹线间隔开比所述多条第一电迹线中的电迹线更大的距离。
10.如权利要求1所述的交插导体结构，其中该交插导体结构具有在10欧姆至40欧姆之间的阻抗。
11.如权利要求1所述的交插导体结构，还包括设置在该导电下层与该第一电绝缘层之间的导电层。
12.如权利要求1所述的交插导体结构，其中该导电下层是导电材料的刚性层。
13.如权利要求1所述的交插导体结构，其中该导电下层是细长导电悬架构件。
14.如权利要求11所述的交插导体结构，其中该导电层包括高导电材料，该高导电材料选自包括金和铜的组。
15.一种交插导体结构，用于读写电子器件与邻近磁记录盘的头和头滑块之间的电连接，该交插导体结构包括导电下层；第一电绝缘层，设置在该导电下层之上；多条第一电迹线，设置在该第一电绝缘层上，该多条第一电迹线中的每条电迹线具有第一宽度；第二电绝缘层，设置在该多条第一电迹线上；多条第二电迹线，设置在该第二电绝缘层上，该多条第二电迹线中的每条电迹线具有与所述第一宽度不同的第二宽度，该多条第一电迹线和该多条第二电迹线每个都包括负相迹线和正相迹线，其中该多条第一电迹线与该多条第二电迹线交插； 第三电绝缘层，设置在该多条第二电迹线上；以及顶导电屏蔽层，设置在该第三电绝缘层上。
16.如权利要求15所述的交插导体结构，其中该第一宽度大于该第二宽度。
17.如权利要求15所述的交插导体结构，其中该第一宽度小于该第二宽度。
18.如权利要求15所述的交插导体结构，其中该导电下层是导电材料的刚性层。
19.如权利要求15所述的交插导体结构，其中该导电下层是细长导电悬架构件。
20.一种交插导体结构，用于读写电子器件与邻近磁记录盘的头和头滑块之间的电连接，该交插导体结构包括导电下层；第一电绝缘层，设置在该导电下层之上；多条第一电迹线，设置在该第一电绝缘层上，该多条第一电迹线中的每条电迹线具有第一宽度；第二电绝缘层，设置在该多条第一电迹线上；多条第二电迹线，设置在该第二电绝缘层上，该多条第二电迹线中的每条电迹线具有与所述第一宽度不同的第二宽度；第三电绝缘层，设置在该多条第二电迹线上；以及多条第三电迹线，设置在该第三电绝缘层上，该多条第三电迹线中的每条电迹线具有第三宽度，该第三宽度不同于该第一宽度和该第二宽度中的至少一个，其中该多条第一电迹线、该多条第二电迹线和该多条第三电迹线每个都包括正相迹线和负相迹线，且其中该多条第一电迹线与该多条第二电迹线交插且该多条第二电迹线与该多条第三电迹线交插。
21.如权利要求20所述的交插导体结构，其中该第三宽度等于该第一宽度。
22.如权利要求21所述的交插导体结构，其中该第二宽度小于该第一宽度。
23.如权利要求21所述的交插导体结构，其中该第二宽度大于该第一宽度。
24.如权利要求20所述的交插导体结构，其中该第三宽度等于该第二宽度。
25.如权利要求20所述的交插导体结构，其中该导电下层是导电材料的刚性层。
26.如权利要求20所述的交插导体结构，其中该导电下层是细长导电悬架构件。
全文摘要
本发明涉及一种交插导体结构，包括导电下层；第一电绝缘层，设置在该导电下层之上；多条第一电迹线，设置在该第一电绝缘层上，该多条第一电迹线中的每条电迹线具有第一宽度；第二电绝缘层，设置在该多条第一电迹线上；以及多条第二电迹线，设置在该第二电绝缘层上，该多条第二电迹线中的每条电迹线具有与该第一宽度不同的第二宽度，其中该多条第一电迹线和该多条第二电迹线每个都包括负相迹线和正相迹线，且其中该多条第一电迹线与该多条第二电迹线交插。该交插导体结构可允许增大的特征阻抗范围，更大的干扰屏蔽和减小的信号损失，信号损失由损耗导电基板导致。电迹线可具有不同的宽度、偏移，或者甚至在通路连接处彼此围绕。
文档编号G11B5/48GK102543105SQ20111043631
公开日2012年7月4日 申请日期2011年12月22日 优先权日2010年12月22日
发明者E.D.罗森伯格, J.T.康特雷拉斯, N.尼西亚马, R.A.扎凯, 张一多 申请人:日立环球储存科技荷兰有限公司