存储单元及其测试方法与流程

本发明是有关于一种存储单元及其测试方法，且特别是有关于一种可适用于低速测试机台的存储单元及其测试方法。

背景技术：

双倍数据率(Double Data Rate，简称DDR)存储是一种基于同步动态随机存取存储(Synchronous Dynamic Random Access Memory，简称SDRAM)的革命性存储技术，其提供一种高性能、低成本的存储解决方案。并且，在新世代的低功率动态随即存取存储(Low Power Dynamic Random Access Memory，简称LPDRAM)的规格下，提供了功率更低、更高速的运作能力，进而满足现今高速系统所需的性能要求。

在进行存储晶圆针测的期间，可调整针对存储芯片所适用的设定时间(setup time)以及保持时间(hold time)。设定时间及保持时间的调整与存储芯片中数据选通路径(DQS path)以及数据路径(DQ path)在信号传送时间上的差距有绝对的关系。然而，在对例如低功率动态存储等高速存储单元进行测试时，必须采用性能较高的高速测试机台才可配合其高速运作以及较短周期的有效数据窗(Data Window)来正确地检测在选通信号路径上以及数据路径上的信号传送。因此，造成其他低速测试机台无法使用，进而导致测试成本的增加。

技术实现要素：

有鉴于此，本发明提供一种存储单元及其测试方法，可适用于低速测试机台来对存储单元进行测试，以降低测试成本。

本发明的存储单元包括数据选通路径、数据路径以及除频器。数据选通路径包括路径环状串接的选通信号驱动电路。数据选通路径接收第一测试信号，并通过第一测试信号的致能经由选通信号驱动电路产生环形振荡。数据 路径包括路径环状串接的数据信号驱动电路。数据路径接收第二测试信号，并通过第二测试信号的致能经由数据信号驱动电路产生环形振荡。除频器耦接数据选通路径以及数据路径。除频器分别对在数据选通路径以及数据路径中的信号振荡频率进行除频以产生对应的选通传送信号以及数据传送信号，并输出选通传送信号以及数据传送信号至存储单元测试器，以检测数据选通路径以及数据路径的信号传送时间。

本发明的存储单元测试方法适用于由电子装置测试包括数据选通路径以及数据路径的存储单元。此方法在测试模式中分别提供第一测试信号及第二测试信号至数据选通路径及数据路径。接着，通过第一测试信号的致能在数据选通路径中产生环形振荡。通过第二测试信号的致能在数据路径中产生环形振荡。并且，分别对在数据选通路径以及数据路径中的信号振荡频率进行除频以产生对应的选通传送信号以及数据传送信号，以检测数据选通路径以及数据路径的信号传送时间。

基于上述，本发明的存储单元，可在数据选通路径以及数据路径上形成环状串接路径，以在其中进行环形振荡。并且，可通过除频器将路径中的信号振荡频率降低后输出至存储单元测试器。借此，使低速的存储单元测试器亦可依据频率降低后的信号来分别计算出数据选通路径以及数据路径所需的信号传送时间及其差距，并据以调整针对此存储单元所适用的设定时间以及保持时间。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图做详细说明如下。

附图说明

图1是本发明一实施例所示出的存储单元的示意图；

图2是本发明另一实施例所示出的存储单元的示意图；

图3是本发明一实施例所示出的选通信号驱动电路的示意图；

图4是本发明一实施例所示出的数据信号驱动电路的示意图；

图5是本发明一实施例所示出的存储单元测试方法的流程图。

附图标记说明：

100、200：存储单元；

110、210：数据选通路径；

112、212：选通信号驱动电路；

120、220：数据路径；

122、222：数据信号驱动电路；

130、230：除频器；

140、280：存储单元测试器；

240：控制单元；

250、260：输入缓冲器；

270：闩锁器；

300、320、400、420：与非门；

310、410：延迟单元；

DQ：数据信号；

DQS：数据选通信号；

SLF：低频信号；

SO1、SO2：振荡信号；

ST1、ST2：测试信号；

SST：选通传送信号；

SDT：数据传送信号；

S510～S540：存储单元测试方法的各步骤。

具体实施方式

首先请参照图1，图1是本发明一实施例所示出的存储单元的示意图。在本实施例中，存储单元100可例如为具有双倍数据率(Double Data Rate，简称DDR)、第二代双倍数据率(Double Data Rate 2，简称DDR2)、低功率第二代双倍数据率(Low power Double Data Rate 2，简称LPDDR2)或第三代双倍数据率(Double Data Rate 3，简称DDR3)等规格的存储芯片。存储单元100包括数据选通路径110、数据路径120以及除频器130。

数据选通路径110例如为在存储单元100内部传送数据选通信号的路径。数据路径120例如为在存储单元100内部传送数据信号的路径。在写入操作时，在存储单元100内与数据选通路径110与数据路径120连接的闩锁器可 依据数据选通路径110上所传送的数据选通信号，通过数据路径120接收数据信号来进行数据写入。在读取操作时，闩锁器可依据数据选通路径110上所传送的数据选通信号，通过数据路径120输出数据信号以例如使存储控制器进行数据读取。

在本实施例中，数据选通路径110包括路径环状串接的选通信号驱动电路112。选通信号驱动电路112例如包括奇数个可用以将信号进行反相转换的反相驱动单元。据此，存储单元100可通过传送至数据选通路径110的测试信号的致能(触发)经由环状串接的选通信号驱动电路112而沿着数据选通路径110产生环形振荡的振荡信号。

另一方面，数据路径120亦包括路径环状串接的数据信号驱动电路122。数据信号驱动电路122例如包括奇数个可用以将信号进行反相转换的反相驱动单元。据此，存储单元100可通过传送至数据路径120的测试信号的致能(触发)经由环状串接的数据信号驱动电路122而沿着数据路径120产生环形振荡的振荡信号。

除频器130耦接数据选通路径110以及数据路径120。除频器130可分别计算在数据选通路径110以及数据路径120中进行环形振荡的信号振荡频率，并加以除频以产生对应的传送信号。

在操作上，当欲进行存储单元100的存储单元测试时，外部的存储单元测试器140可例如传送低频信号至存储单元100内的控制单元以使其进入测试模式。并且，存储单元100的控制单元可依据所接收到的低频信号而通过所具有的测试模式电路分别产生测试信号ST1及ST2至数据选通路径110以及数据路径120。举例来说，测试信号ST1及ST2可例如为高逻辑电平的致能信号。此时，选通信号驱动电路112中的其中一反相驱动单元可反应于测试信号ST1的致能而改变其输出端的电平，并以此为开端经由奇数个反相驱动单元沿着数据选通路径110反复在高逻辑电平与低逻辑电平之间来回振荡(环形振荡)，借此产生第一振荡信号。同样地，数据信号驱动电路122中的其中一反相驱动单元可反应于测试信号ST2的致能而改变其输出端的电平，并以此为开端经由奇数个反相驱动单元沿着数据路径120反复在高逻辑电平与低逻辑电平之间来回振荡(环形振荡)，借此产生第二振荡信号。接着，除频器130可由数据选通路径110以及数据路径120分别计数第一及第 二振荡信号的振荡频率，以获知第一振荡信号在数据选通路径110上以及第二振荡信号在数据路径120上的振荡周期。其中，振荡周期的二分之一即可等于在所对应路径上的信号传送时间。

除频器130可将第一及第二振荡信号的振荡频率加以除频以产生对应的选通传送信号SST以及数据传送信号SDT。并且，除频器130可输出选通传送信号SST以及数据传送信号SDT至外部的存储单元测试器140。借此，存储单元测试器140即可参照除频器130所进行除频的除频数(例如1024)而由频率较低的选通传送信号SST以及数据传送信号SDT计算出实际在数据选通路径110以及数据路径120的信号传送时间以及其差距，并据以调整针对存储单元100的设定时间以及保持时间。

需说明的是，在本发明实施例中虽然整合除频器130来分别对在数据选通路径110上以及数据路径120上的振荡频率加以除频，但在其他实施例中亦可分开成不同的除频电路来分别对数据选通路径110上以及数据路径120上的信号进行除频，本发明实施例并不依此为限。

以下请参照图2，图2是本发明另一实施例所示出的存储单元的示意图。存储单元200包括数据选通路径210、数据路径220、除频器230、控制单元240、输入缓冲器250、输入缓冲器260以及闩锁器270。其中部分元件的功能系与前述实施例中对应元件的功能相同或相似，故其详细内容在此不再赘述。

在本实施例中，控制单元240耦接数据选通路径210、数据路径220、输入缓冲器250以及输入缓冲器260。控制单元240在测试模式中可分别提供测试信号ST1及ST2至数据选通路径210及数据路径220，并且可控制输入缓冲器250以及260将输出例如驱动于高逻辑电平，以分别借由测试信号ST1及ST2的致能(触发)沿着数据选通路径210及数据路径220产生环形振荡。

输入缓冲器250耦接数据选通路径210。输入缓冲器250例如用以暂存数据选通信号DQS。输入缓冲器260耦接数据路径220。输入缓冲器260例如用以暂存数据信号DQ。

闩锁器270耦接数据选通路径210以及数据路径220。闩锁器270可依据来自数据选通路径210的数据选通信号DQS提供所暂存的数据信号DQ。

在操作上，当欲进行存储单元200的存储单元测试时，外部的存储单元 测试器280可例如传送低频信号SLF至控制单元240以使其进入测试模式并分别产生测试信号ST1及ST2。并且，通过测试信号ST1的致能，可经由选通信号驱动电路212在数据选通路径210上产生环形振荡。举例来说，图3是本发明一实施例所示出的选通信号驱动电路的示意图。请同时参照图2及图3，选通信号驱动电路212包括可例如作为反相驱动单元的与非门300、延迟单元310以及与非门320。在图3中，与非门300的第一输入端耦接输入缓冲器250。延迟单元310的输入端耦接与非门300的输出端。延迟单元310可例如为反相器，并且可将输入端的信号进行反相。与非门320的第一输入端耦接延迟单元310的输出端。与非门320的第二输入端耦接控制单元240。与非门320的输出端耦接与非门300的第二输入端。

当控制单元240接收到由外部的存储单元测试器280所传送的低频信号SLF时，控制单元240可控制输入缓冲器250输出高逻辑电平至与非门300的第一输入端，并经由与非门300以及延迟单元310的驱动而将与非门320的第一输入端拉高至高逻辑电平。并且，控制单元240可再将例如为高逻辑电平的测试信号ST1输入至与非门320的第二输入端而使与非门320的输出端由高逻辑电平变为低逻辑电平。以此为开端，经由与非门300、延迟单元310以及与非门320所形成的奇数环形串接路径，可通过各元件反相驱动的特性反复在高逻辑电平与低逻辑电平之间来回振荡，借此产生振荡信号SO1。接着，在图3中耦接与非门320输出端的除频器230便可由与非门320输出端计数振荡信号SO1的振荡频率，以计算振荡信号SO1在数据选通路径210的振荡周期。其中，振荡信号SO1的振荡周期的二分之一即可等于数据选通路径210的信号传送时间(等于与非门300至闩锁器270的时间)。

除频器230可例如将除频数设定为1024，以产生将振荡信号SO1的振荡频率降低1024倍的选通传送信号SST。并且，在图2中，除频器230可将选通传送信号SST输出至存储单元测试器280。借此，使例如为低速规格的存储单元测试器280可正确地检测选通传送信号SST的周期，并且可将此周期除以除频器230除频数的两倍(例如2048)而计算出数据选通路径210的信号传送时间。

值得一提的是，虽然在图3中除频器230系耦接于与非门320的输出端，但在其他实施例中亦可将除频器230耦接至可选通信号驱动电路212上的任 一端点，本发明实施例并不依此为限。

另一方面，通过测试信号ST2的致能，亦可经由数据信号驱动电路222在数据路径220上产生环形振荡。举例来说，图4是本发明一实施例所示出的数据信号驱动电路的示意图。请同时参照图2及图4，数据信号驱动电路222包括可例如作为反相驱动单元的与非门400、延迟单元410以及与非门420。在图4中，与非门400的第一输入端耦接输入缓冲器260。延迟单元410的输入端耦接与非门400的输出端。延迟单元410可例如为反相器，并且可将输入端的信号进行反相。与非门420的第一输入端耦接延迟单元410的输出端。与非门420的第二输入端耦接控制单元240。与非门420的输出端耦接与非门400的第二输入端。

当控制单元240接收到由外部的存储单元测试器280所传送的低频信号SLF时，控制单元240可控制输入缓冲器260输出高逻辑电平至与非门400的第一输入端，并经由与非门400以及延迟单元410的驱动而将与非门420的第一输入端拉高至高逻辑电平。接着，控制单元240可再将例如为高逻辑电平的测试信号ST2输入至与非门420的第二输入端而使与非门420的输出端由高逻辑电平变为低逻辑电平。以此为开端，经由与非门400、延迟单元410以及与非门420所形成的奇数环形串接路径，可通过各元件反相驱动的特性反复在高逻辑电平与低逻辑电平之间来回振荡，借此产生振荡信号SO2。接着，在图4中耦接与非门420输出端的除频器230便可由与非门420输出端计数振荡信号SO2的振荡频率，以计算振荡信号SO2在数据路径220的振荡周期。其中，振荡信号SO2的振荡周期的二分之一即可等于数据路径220的信号传送时间(等于与非门400至闩锁器270的时间)。并且，数据选通路径210与数据路径220的信号传送时间可为相等。

除频器230可例如产生将振荡信号SO2的振荡频率降低1024倍的数据传送信号SDT。并且，在图2中，除频器230可将数据传送信号SDT输出至存储单元测试器280。借此，使例如为低速规格的存储单元测试器280可正确地检测频率降低的数据传送信号SDT的周期，并且可将此周期除以除频器230除频数的两倍(例如2048)而计算出数据路径220的信号传送时间。

据此，存储单元200可适用于较低速的存储单元测试器280，使其正确地计算出存储单元200在数据选通路径210以及数据路径220上的信号传送 时间以及其差距，并且可据以调整针对存储单元200的设定时间以及保持时间。

图5是本发明一实施例所示出的存储单元测试方法的流程图。请参照图5，本实施例的存储单元测试方法可适用于由电子装置测试包括数据选通路径以及数据路径的存储单元，此方法包括下列步骤。在测试模式中分别提供第一测试信号及第二测试信号至数据选通路径及数据路径(步骤S510)。接着，通过第一测试信号的致能在数据选通路径中产生环形振荡(步骤S520)。通过第二测试信号的致能在数据路径中产生环形振荡(步骤S530)。分别对在数据选通路径以及数据路径中的信号振荡频率进行除频以产生对应的选通传送信号以及数据传送信号，以检测数据选通路径以及数据路径的信号传送时间(步骤S540)。其中，上述步骤S510、S520、S530及S540的顺序为用以说明，本发明实施例不以此为限。并且，上述步骤S510、S520、S530及S540的细节可参照图1至图4的实施例，在此则不再赘述。

综上所述，本发明的存储单元及其测试方法，可在数据选通路径以及数据路径上产生环状振荡。并且，可通过除频器将路径中的信号振荡频率降低后输出至低速测试机台。借此，使低速测试机台亦可计算出数据选通路径以及数据路径所需的信号传送时间以及其差距。并且，可据以调整所适用的设定时间以及保持时间，从而降低测试成本。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求书所界定者为准。