半导体存储装置的制作方法

[相关申请]

本申请享有以日本专利申请2016-108783号(申请日：2016年5月31日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

实施方式涉及一种半导体存储装置。

背景技术：

作为半导体存储装置，已知有nand(notand，与非)型闪存。

技术实现要素：

本发明的实施方式提供一种半导体存储装置，能够将字线的充放电提速而快速地将字线设定为所期望的电压。

实施方式的半导体存储装置具备连接于存储单元的字线以及对所述字线施加电压的驱动器，所述驱动器在使具有第1电压的所述字线转变为第2电压的情况下，对所述字线施加比所述第2电压高第3电压的电压或比所述第2电压低第3电压的电压中的任一第4电压，所述第3电压根据所述第1电压与所述第2电压的电压差变化。

附图说明

图1是表示实施方式的半导体存储装置与包含该半导体存储装置的存储器系统的构成的框图。

图2是表示实施方式的半导体存储装置的整体构成的框图。

图3是实施方式的半导体存储装置中的区块的电路图。

图4是实施方式的半导体存储装置中的存储单元阵列的剖视图。

图5是表示实施方式的半导体存储装置中的存储单元晶体管能够获取的数据及阈值分布的图。

图6是表示实施方式的半导体存储装置中的其他存储单元晶体管能够获取的数据及阈值分布的图。

图7是表示实施方式的半导体存储装置中的驱动器的构成的图。

图8(a)及(b)是表示第1实施方式的半导体存储装置中的字线电压的转变动作的图。

图9(a)及(b)是表示第1实施方式的半导体存储装置中的其他字线电压的转变动作的图。

图10是表示第1实施方式的半导体存储装置的读取时的字线充电动作的第1例的图。

图11是表示第1实施方式的半导体存储装置的编程验证时的字线充电动作的第1例的图。

图12是表示第1实施方式的半导体存储装置的读取时的字线充电动作的第2例的图。

图13是表示第1实施方式的半导体存储装置的读取时的字线充电动作的第3例的图。

图14是表示第1实施方式的半导体存储装置的读取时的字线充电动作的第4例的图。

图15是表示第1实施方式的半导体存储装置的编程验证时的字线充电动作的第2例的图。

图16是表示第1实施方式的半导体存储装置中的字线的电流路径的一例的俯视图。

图17是表示第1实施方式的半导体存储装置中的字线的电流路径的其他例的俯视图。

图18(a)及(b)是表示第2实施方式的半导体存储装置中的字线电压的转变动作的图。

图19(a)及(b)是表示第2实施方式的半导体存储装置中的其他字线电压的转变动作的图。

图20是表示第2实施方式的半导体存储装置的读取时的字线充电动作的第1例的图。

图21是表示第2实施方式的半导体存储装置的编程验证时的字线充电动作的第1例的图。

图22是表示第2实施方式的半导体存储装置的读取时的字线充电动作的第2例的图。

图23是表示第2实施方式的半导体存储装置的读取时的字线充电动作的第3例的图。

图24是表示第2实施方式的半导体存储装置的读取时的字线充电动作的第4例的图。

图25是表示第2实施方式的半导体存储装置的编程验证时的字线充电动作的第2例的图。

具体实施方式

以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有相同功能及构成的构成要素标注共通的参照符号。此处，作为半导体存储装置，列举在半导体衬底上方积层存储单元晶体管而成的三维积层型的nand型闪存为例进行说明。

[第1实施方式]

以下，对本实施方式的半导体存储装置与包含该半导体存储装置的存储器系统进行说明。

1.存储器系统的构成

首先，利用图1对存储器系统的构成进行说明。如图1所示，存储器系统10具备半导体存储装置、例如nand型闪存100及控制器200。

nand型闪存100具备多个存储单元，将数据非易失地存储。关于nand型闪存100的构成，将在下文进行叙述。

控制器200通过nand总线而连接于nand型闪存100，并通过主机总线而连接于外部的主机装置300。控制器200控制nand型闪存100，且响应从主机装置300接收到的命令而对nand型闪存100命令读出、写入及删除等。

nand总线进行按照nand接口的信号的收发。作为这些信号，使用例如芯片使能信号/ce、指令锁存使能信号cle、地址锁存使能信号ale、写入使能信号/we、读出使能信号/re及写入保护信号/wp。

芯片使能信号/ce是用来使nand型闪存100成为使能的信号。指令锁存使能信号cle及地址锁存使能信号ale分别为向nand型闪存100通知输入信号为指令或地址信号的信号。写入使能信号/we及读出使能信号/re分别为对nand型闪存100指示例如基于输入输出信号i/o1～i/o8的信号的输入及输出的信号。写入保护信号/wp是用来在例如电源的接通断开时将nand型闪存100设为保护状态的信号。就绪/忙碌信号ry/(/by)是向控制器200通知nand型闪存100为就绪状态(受理来自控制器200的命令的状态)还是忙碌状态(不受理来自控制器200的命令的状态)的信号。例如，就绪/忙碌信号ry/(/by)在nand型闪存100为数据读出等动作中设为“l”电平(忙碌状态)，当这些动作完成时设为“h”电平(就绪状态)。

输入输出信号i/o为例如8比特的信号。输入输出信号i/o是在nand型闪存100与控制器200之间被收发的数据，为指令、地址、写入数据、读出数据及nand型闪存100的状态信息等。

2.半导体存储装置的整体构成

利用图2，对本实施方式的nand型闪存100的整体构成进行说明。

如图所示，nand型闪存100具备存储器部110及周边电路120。

存储器部110具备存储单元阵列111、行解码器112、读出放大器113及驱动器114。

存储单元阵列111具备多个非易失性存储单元晶体管的集合即多个区块blk0、blk1、…。以下，记作区块blk时，表示各区块blk0、blk1、…。区块blk为例如数据的删除单位，同一区块blk内的数据被一次性删除。此外，存储单元阵列111内的区块数为任意。

区块blk包含多个串单元su0、su1、su2、su3、…。各串单元包含多个nand串116。关于区块blk内的构成，将在下文进行叙述。

行解码器112是在例如写入及读出数据时，将区块blk的地址或页的地址解码，选择与成为写入及读出的对象的页对应的字线。另外，行解码器112对选择字线wl、非选择字线wl、选择栅极线sgd及sgs传输恰当的电压。

读出放大器113在读出数据时，将从存储单元晶体管mt读出至位线bl的数据读出(sense)并放大。另外，在写入数据时，将写入数据传输至存储单元晶体管mt。从存储单元阵列111读出数据以及对存储单元阵列111写入数据是以页为单位进行。

驱动器114将数据的写入、读出及删除所需的电压输出至行解码器112、读出放大器113及源极线sl。行解码器112及读出放大器113将从驱动器114供给的电压传输至存储单元晶体管mt。

周边电路120具备定序器121、逻辑电路122、寄存器123及电压产生电路124。

定序器121控制nand型闪存100整体的动作。

逻辑电路122存储控制nand型闪存100的动作所需的各种信息。例如，在逻辑电路122存储着下述辅助电压及辅助期间。关于辅助电压及辅助期间，将在下文详细进行叙述。

寄存器123保存各种信号。例如，保存数据的写入或删除动作的状态，由此，向外部的控制器200通知动作是否已正常完成。或者，寄存器123也能够保存从控制器200接收到的指令或地址等，且保存逻辑电路122中存储的写入及读出所需的信息或各种表格。

电压产生电路124产生数据的写入、读出及删除所需的电压，并向行解码器112、读出放大器113及驱动器114等供给所需电压。

2.1存储单元阵列的构成

接下来，对nand型闪存100所具备的存储单元阵列111的构成进行详细叙述。

2.1.1存储单元阵列的电路

在图3中表示存储单元阵列111内的区块blk(各区块blk0、blk1、…)的电路图。

如图3所示，区块blk包含例如4个串单元su0、su1、su2、su3。进而，各串单元包含多个nand串116。此外，1个区块blk内的串单元su的数量或1个串单元su内的nand串116的数量为任意。以下，记作串单元su时，表示多个串单元su0～su3的各个。

nand串116分别包含例如8个存储单元晶体管mt0、mt1、…、mt7及选择晶体管st1、st2。此外，也可在存储单元晶体管mt0与选择晶体管st2之间以及存储单元晶体管mt7与选择晶体管st1之间设置虚设晶体管。以下，记作存储单元晶体管mt时，表示各存储单元晶体管mt0～mt7，记作选择晶体管st时，表示各选择晶体管st1、st2。

存储单元晶体管mt具备包含控制栅极与电荷蓄积层的积层栅极，将数据非易失地保存。此外，存储单元晶体管mt可为对电荷蓄积层使用绝缘膜的monos(metal-oxide-nitride-oxide-silicon，金属-氧化物-氮化物-氧化物-硅)型，也可为对电荷蓄积层使用导电膜的fg(floatinggate，浮栅)型。在本实施方式中，表示存储单元晶体管mt为monos型的例子。进而，存储单元晶体管mt的个数并不限定于8个，也可为16个或32个、64个、128个等，其数量不受限定。进而，选择晶体管st1及st2的个数为任意。

存储单元晶体管mt0～mt7的源极或漏极串联连接于选择晶体管st1、st2间。该串联连接的一端侧的存储单元晶体管mt7的漏极连接于选择晶体管st1的源极，另一端侧的存储单元晶体管mt0的源极连接于选择晶体管st2的漏极。

串单元su0～su3的选择晶体管st1的栅极分别连接于选择栅极线sgd0、sgd1、sgd2、sgd3。以下，记作选择栅极线sgd时，表示各选择栅极线sgd0～sgd3。位于同一串单元su内的选择晶体管st1的栅极共通连接于同一选择栅极线sgd。另一方面，选择晶体管st2的栅极在多个串单元间共通连接于同一选择栅极线sgs。另外，位于同一区块内的存储单元晶体管mt0～mt7的控制栅极分别共通连接于字线wl0～wl7。

也就是说，字线wl0～wl7及选择栅极线sgs在同一区块blk内的多个串单元su间共通连接，与此相对，选择栅极线sgd即使在同一区块也针对每一串单元su而独立。

另外，在存储单元阵列111内呈矩阵状配置的nand串116中位于同一行的nand串116的选择晶体管st1的漏极共通连接于位线bl0、bl1、…、bl(n－1)的任一条。此外，n为1以上的自然数。以下，记作位线bl时，表示各位线bl0～bl(n－1)。也就是说，位线bl在多个串单元su间共通连接于nand串116。另外，选择晶体管st2的源极共通连接于源极线sl。也就是说，源极线sl在例如多个串单元su间共通连接于nand串116。

数据的读出及写入是对任一区块blk的任一串单元su内的共通连接于任一字线wl的多个存储单元晶体管mt一次性进行。将该单位称为“页”。

另外，数据的删除范围并不限定于1个区块blk，可将多个区块一次性删除，也可将1个区块blk内的一部分区域一次性删除。关于数据的删除，例如记载在题为“非易失性半导体存储装置”的在2010年1月27日提出申请的美国专利申请12/694,690号中。另外，记载在题为“非易失性半导体存储装置”的在2011年9月18日提出申请的美国专利申请13/235,389号中。这些专利申请的全部内容通过参照而引用在本申请的说明书中。

2.1.2存储单元阵列的构造

利用图4，对本实施方式中的存储单元阵列111的一部分区域的截面构造进行说明。

如图所示，在p型阱区域10上设置着多个nand串116。也就是说，在阱区域10上，在d3方向设置着作为选择栅极线sgs发挥功能的多个配线层11、作为字线wl发挥功能的多个配线层12以及作为选择栅极线sgd发挥功能的多个配线层13。

形成着贯通这些配线层11、12及13并到达至阱区域10的存储孔14。在存储孔14的侧面，依次设置着栅极绝缘膜15、电荷蓄积层(例如绝缘膜)16及阻挡绝缘膜17。进而，在存储孔14内埋入着半导体层(或导电层)14a。半导体层14a作为nand串116的电流路径发挥功能，且为供存储单元晶体管mt以及选择晶体管st的动作时形成通道的区域。

在各nand串116中，设置着多层(本例中为4层)的配线层11共通地电连接，并连接于同一选择栅极线sgs。也就是说，这4层配线层11实质上作为1个选择晶体管st2的栅极电极发挥功能。所述内容关于选择晶体管st1(4层选择栅极sgd)也相同。

根据以上构成，在各nand串116中，在阱区域10上依次积层着选择晶体管st2、多个存储单元晶体管mt及选择晶体管st1。

在半导体层14a的上端设置着作为位线bl发挥功能的配线层18。位线bl沿d1方向延伸，且连接于读出放大器113。

进而，在阱区域10的表面内设置着n⁺型杂质扩散层19及p⁺型杂质扩散层22。在扩散层19上设置着接触插塞20，在接触插塞20上设置着作为源极线sl发挥功能的配线层21。源极线sl沿d2方向延伸。另外，在扩散层22上设置着接触插塞23，在接触插塞23上设置着作为阱配线cpwell发挥功能的配线层24。配线层21及24形成在比配线层13(选择栅极线sgd)更靠上层且比配线层18更靠下层的层。

以上所记载的构成沿记载着图4的纸面的深度方向(d2方向)排列着多个，由在深度方向排列的多个nand串116的集合形成串单元su。另外，同一区块内包含的多个作为选择栅极线sgs发挥功能的配线层11相互共通连接。也就是说，在相邻的nand串116间的阱区域10上也形成栅极绝缘膜15，与扩散层19相邻的配线层11及栅极绝缘膜15形成至扩散层19的附近。

因此，选择晶体管st2设为接通状态时，形成在选择晶体管st2的通道将存储单元晶体管mt0与扩散层19电连接。另外，通过对配线层(cpwell)24施加电压，能够对半导体层14a赋予电位。此外，在图4中，省略了设置在p型阱区域10与配线层18间的层间绝缘膜。

此外，存储单元阵列111的构成也可为其他构成。关于三维积层型的非易失性半导体存储器的存储单元阵列的构成，例如记载在题为“三维积层非易失性半导体存储器”的在2009年3月19日提出申请的美国专利申请12/407,403号中。另外，记载在题为“三维积层非易失性半导体存储器”的在2009年3月18日提出申请的美国专利申请12/406,524号、题为“非易失性半导体存储装置”的在2011年9月22日提出申请的美国专利申请13/816,799号、题为“半导体存储器及其制造方法”的在2009年3月23日提出申请的美国专利申请12/532,030号中。这些专利申请的全部内容通过参照而引用在本申请的说明书中。

2.1.2.1存储单元晶体管的阈值分布

图5表示本实施方式中的存储单元晶体管mt能够获取的数据及阈值分布。

如图所示，各存储单元晶体管mt根据其阈值而能够保存例如2比特的数据。该2比特的数据按照阈值从低到高的顺序例如为“11”、“01”、“00”、“10”。

保存“11”数据的存储单元的阈值为“er”电平。er电平是电荷蓄积层内的电荷被夺去而数据被删除的状态下的阈值，为正值或负值(例如小于电压va)。

“01”、“00”及“10”是向电荷蓄积层内注入电荷而写入数据的状态的阈值。保存“01”数据的存储单元的阈值为“a”电平，且高于er电平(例如为电压va以上且小于vb，va＜vb)。保存“00”数据的存储单元的阈值为“b”电平，且高于a电平(例如为电压vb以上且小于vc，vb＜vc)。保存“10”数据的存储单元的阈值为“c”电平，且高于b电平(例如为电压vc以上)。

此外，2比特数据与阈值的关系并不限定于该关系，可对两者的关系进行适当选择。

将各存储单元晶体管mt所保存的2比特数据从低阶位起分别称为lower(低阶)位及upper(高阶)位。而且，将连接于同一字线的存储单元晶体管所保存的lower位的集合称为lower页，将upper位的集合称为upper页。数据的写入及读出也可以该页为单位进行(将该写入方法及读出方法分别称为逐页写入及逐页读出)。

另外，图6表示本实施方式中的其他存储单元晶体管mt能够获取的数据及阈值分布。

如图所示，各存储单元晶体管mt根据其阈值而能够保存例如3比特数据。该3比特数据按照阈值从低到高的顺序为例如“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。保存这些数据的存储单元的阈值按照从低到高的顺序为例如“er”电平(例如，小于电压va)、“a”电平(例如为电压va以上且小于vb，va＜vb)、“b”电平(例如为电压vb以上且小于vc，vb＜vc)、“c”电平(例如为电压vc以上且小于vd，vc＜vd)、“d”电平(例如为电压vd以上且小于ve，vd＜ve)、“e”电平(例如为电压ve以上且小于vf，ve＜vf)、“f”电平(例如为电压vf以上且小于vg，vf＜vg)、“g”电平(例如为电压vg以上)。

此外，3比特数据与阈值的关系并不限定于该关系，可对两者的关系进行适当选择。

将各存储单元晶体管mt所保存的3比特数据从低阶位起分别称为lower位、middle(中间)位及upper位。而且，将连接于同一字线的存储单元所保存的lower位的集合称为lower页，将middle位的集合称为middle页，将upper位的集合称为upper页。数据的写入及读出也可以该页为单位进行(将该写入方法及读出方法分别称为逐页写入及逐页读出)。

1.2电压产生电路及驱动器

利用图7，对本实施方式所具备的驱动器114进行说明。

如图所示，电压产生电路124将读取动作或编程、编程验证动作中对字线wl施加的电压、例如电压vpgm、电压vcgrv、电压vpass及电压vread供给至驱动器114。

驱动器114包含将电压vpgm、电压vcgrv、电压vpass及电压vread传输到特定的字线wl的mos(metaloxidesemiconductor，金属氧化物半导体)晶体管。如果定序器121将信号g_pgm的电压电平设为“h”，那么驱动器114经由行解码器112对选择字线wl供给电压vpgm。同样地，如果定序器121将信号g_cgrv的电压电平分别设为“h”，那么驱动器114经由行解码器112对选择字线wl供给电压vcgrv。如果定序器121将信号g_usel1及信号g_usel2的电压电平分别设为“h”，那么驱动器114经由行解码器112对字线wl分别供给电压vpass及电压vread。电压vcgrv例如在读取动作时设为电压va～vg，在编程验证动作时设为电压vfya～vfyg。

2.半导体存储装置的动作

对在nand型闪存100中的读取动作或编程验证动作中使字线wl的电压转变时使字线电压快速地转变的动作进行说明。使字线电压转变是指对字线进行充电或放电而使字线的电压变化。

将即将使电压转变之前的字线wl的电压(以下，记作转变前电压或充电前电压、放电前电压)设为v1，将转变目标的字线wl的电压(以下，记作目标电压)设为v2。

在以下的说明中，将位于从驱动器114(或行解码器112)到字线wl的电流路径长度短的区域的字线wl的区域部分(以下为字线区域wlne)的电压以vne表示，将位于从驱动器114到字线wl的电流路径长度长的区域的字线wl的区域部分(以下为字线区域wlfa)的电压以vfa表示。另外，将从驱动器114对字线wl施加的施加电压以vdr表示。关于从驱动器114到字线wl的电流路径长度，将在下述的“第1实施方式的效果”一栏中进行详细说明。

2.1字线电压的转变动作(辅助电压可变)

分为字线wl的目标电压v2高于字线wl的转变前电压v1的情况及低于字线wl的转变前电压v1的情况，进而，分为转变前电压v1与目标电压v2的差较大时及较小时来进行说明。

2.1.1目标电压v2高于转变前电压v1的情况

对将字线wl的转变前电压v1充电为高于电压v1的目标电压v2的动作进行叙述。

2.1.1.1充电前电压v1与目标电压v2的差较大时

在图8(a)中表示字线wl的充电前电压v1与目标电压v2的电压差较大时的施加电压vdr和根据施加电压vdr变化的电压vne、vfa。此外，图8(a)之后的图中的各时刻t1、t2、t3、t4、t5并非表示相同时刻，而表示各图中的任意时刻。

如图8(a)所示，驱动器114从时刻t1至t2对字线wl施加电压v3a作为施加电压vdr。电压v3a是对目标电压v2加上辅助电压vasa所得的电压。

具体来说，逻辑电路122存储着表示与充电前电压v1和目标电压v2的电压差对应的辅助电压vasa(或电压v3a)的信息(以下为第1电压信息)。定序器121使寄存器123暂时保存第1电压信息。定序器121基于第1电压信息控制电压产生电路124及驱动器114。而且，电压产生电路124及驱动器114基于定序器121的控制对字线wl施加电压v3a。也就是说，定序器121通过驱动器114对字线wl施加比目标电压v2高相当于与充电前电压v1和目标电压v2的电压差对应的辅助电压vasa的电压v3a。例如，定序器121对字线wl施加比目标电压v2高充电前电压v1与目标电压v2的电压差的1/2或1/4、1/8的电压的电压。由此，字线wl中的字线区域wlne的电压vne从电压v1(时刻t1)上升至电压v3a(时刻t2)。

接着，驱动器114在经过时刻t2后，对字线wl施加目标电压v2作为施加电压vdr。由此，电压vne从电压v3a降低并在时刻t3达到目标电压v2。

另一方面，字线wl中的字线区域wlfa的电压vfa不同于电压vne而从电压v1(时刻t1)缓慢上升至电压v2(时刻t4)。电压vfa在时刻t2及t3低于电压v2，在时刻t4达到电压v2。

在图8(a)中，作为比较例，将在时刻t1－t2未对字线wl施加电压v3a而从时刻t1至t5施加目标电压v2时的字线区域wlfa的电压以vco表示。电压vco与电压vfa相比更缓慢地从电压v1(时刻t1)上升至电压v2(时刻t5)。

电压vfa与电压vco相比，电压上升快，以比电压vco达到目标电压v2的时间(时刻t1－t5)短的时间(时刻t1－t4)达到电压v2。根据以上情况，字线wl的电压vne及vfa在时刻t4设定为目标电压v2。

在图8(a)所示的例子中，在时刻t1－t2，将对目标电压v2加上辅助电压vasa所得的电压v3a施加给字线wl。辅助电压vasa是根据充电前电压v1与目标电压v2的电压差，通过定序器121而设定。通过对字线wl施加电压v3a，电压vfa的上升变得比电压vco快。由此，字线wl的电压vne及电压vfa快速地设定为目标电压v2。

2.1.1.2充电前电压v1与目标电压v2的差较小时

在图8(b)中表示字线wl的充电前电压v1与目标电压v2的电压差较小时的施加电压vdr和根据施加电压vdr变化的电压vne、vfa。

如图8(b)所示，驱动器114从时刻t1至t2对字线wl施加电压v3b作为施加电压vdr。电压v3b是对目标电压v2加上辅助电压vasb所得的电压。辅助电压vasb小于辅助电压vasa。施加电压v3b的期间(时刻t1－t2)可与图8(a)中施加电压v3a的期间相同，另外，也可不同。

具体来说，逻辑电路122存储着表示与充电前电压v1和目标电压v2的电压差对应的辅助电压vasb(或电压v3b)的信息(以下为第2电压信息)。定序器121使寄存器123暂时保存第2电压信息。定序器121基于第2电压信息控制电压产生电路124及驱动器114。而且，电压产生电路124及驱动器114基于定序器121的控制对字线wl施加电压v3b。也就是说，定序器121通过驱动器114对字线wl施加比目标电压v2高相当于与充电前电压v1和目标电压v2的电压差对应的辅助电压vasb的电压v3b。例如，定序器121对字线wl施加比目标电压v2高充电前电压v1与目标电压v2的电压差的1/2或1/4、1/8的电压的电压。由此，字线wl中的字线区域wlne的电压vne从电压v1(时刻t1)上升至电压v3b(时刻t2)。

接着，驱动器114在经过时刻t2后，对字线wl施加目标电压v2作为施加电压vdr。由此，电压vne从电压v3b降低并在时刻t3达到目标电压v2。

另一方面，字线wl中的字线区域wlfa的电压vfa不同于电压vne而从电压v1(时刻t1)缓慢上升至电压v2(时刻t4)。

作为比较例，在图8(b)中，将在时刻t1－t2未对字线wl施加电压v3b而从时刻t1至t5施加目标电压v2时的字线区域wlfa的电压以vco表示。电压vco与电压vfa相比更缓慢地从电压v1(时刻t1)上升至电压v2(时刻t5)。

电压vfa与电压vco相比，电压上升快，以比电压vco达到目标电压v2的时间(时刻t1－t5)短的时间(时刻t1－t4)达到电压v2。根据以上情况，字线wl的电压vne及vfa在时刻t4设定为目标电压v2。

在图8(b)所示的例子中，在时刻t1－t2，将对目标电压v2加上辅助电压vasb所得的电压v3b施加给字线wl。辅助电压vasb根据充电前电压v1与目标电压v2的电压差，通过定序器121设定为比辅助电压vasa小的电压。通过对字线wl施加电压v3b，电压vfa的上升变得比电压vco快。由此，字线wl的电压vne及电压vfa快速地设定为目标电压v2。

2.1.2目标电压v2低于转变前电压v1的情况

对将字线wl的转变前电压v1放电为低于电压v1的目标电压v2的动作进行叙述。省略与所述目标电压v2高于转变前电压v1时的动作相同的动作。

2.1.2.1放电前电压v1与目标电压v2的差较大时

在图9(a)中，表示字线wl的放电前电压v1与目标电压v2的电压差较大时的施加电压vdr和根据施加电压vdr变化的电压vne、vfa。

如图9(a)所示，驱动器114从时刻t1至t2对字线wl施加电压v3c作为施加电压vdr。电压v3c是比目标电压v2低相当于辅助电压vasc的电压。

具体来说，逻辑电路122存储着表示与放电前电压v1和目标电压v2的电压差对应的辅助电压vasc(或电压v3c)的信息(以下为第3电压信息)。定序器121基于第3电压信息控制电压产生电路124及驱动器114。而且，电压产生电路124及驱动器114基于定序器121的控制对字线wl施加电压v3c。也就是说，定序器121通过驱动器114对字线wl施加比目标电压v2低相当于与充电前电压v1和目标电压v2的电压差对应的辅助电压vasc的电压v3c。例如，定序器121对字线wl施加比目标电压v2低放电前电压v1与目标电压v2的电压差的1/2或1/4、1/8的电压的电压。由此，字线wl中的字线区域wlne的电压vne从电压v1(时刻t1)降低至电压v3c(时刻t2)。

接着，驱动器114在经过时刻t2后，对字线wl施加目标电压v2作为施加电压vdr。由此，电压vne从电压v3c上升并在时刻t3达到目标电压v2。

另一方面，字线wl中的字线区域wlfa的电压vfa不同于电压vne而从电压v1(时刻t1)缓慢降低至电压v2(时刻t4)。电压vfa在时刻t2及t3高于电压v2，在时刻t4达到电压v2。

在图9(a)中，作为比较例，将在时刻t1－t2未对字线wl施加电压v3c而从时刻t1至t5施加目标电压v2时的字线区域wlfa的电压以vco表示。电压vco与电压vfa相比更缓慢地从电压v1(时刻t1)降低至电压v2(时刻t5)。

电压vfa与电压vco相比，电压降低快，以比电压vco达到目标电压v2的时间(时刻t1－t5)短的时间(时刻t1－t4)达到电压v2。根据以上情况，字线wl的电压vne及vfa在时刻t4设定为目标电压v2。

在图9(a)所示的例子中，在时刻t1－t2，对字线wl施加比目标电压v2低相当于辅助电压vasc的电压v3c。辅助电压vasc根据放电前电压v1与目标电压v2的电压差，通过定序器121而设定。通过对字线wl施加电压v3c，电压vfa的下降变得比电压vco快。由此，字线wl的电压vne及电压vfa快速地设定为目标电压v2。

2.1.2.2放电前电压v1与目标电压v2的差较小时

在图9(b)中，表示字线wl的放电前电压v1与目标电压v2的电压差较小时的施加电压vdr和根据施加电压vdr变化的电压vne、vfa。

如图9(b)所示，驱动器114从时刻t1至t2对字线wl施加电压v3d作为施加电压vdr。电压v3d是比目标电压v2低相当于辅助电压vasd的电压。辅助电压vasd小于辅助电压vasc。施加电压v3d的期间(时刻t1－t2)可与图9(a)中施加电压v3c的期间相同，另外，也可不同。

具体来说，逻辑电路122存储着表示与放电前电压v1和目标电压v2的电压差对应的辅助电压vasd(或电压v3d)的信息(以下为第4电压信息)。定序器121基于第4电压信息控制电压产生电路124及驱动器114。而且，电压产生电路124及驱动器114基于定序器121的控制对字线wl施加电压v3d。也就是说，定序器121通过驱动器114对字线wl施加比目标电压v2低相当于与充电前电压v1和目标电压v2的电压差对应的辅助电压vasd的电压v3d。例如，定序器121对字线wl施加比目标电压v2低放电前电压v1与目标电压v2的电压差的1/2或1/4、1/8的电压的电压。由此，字线wl中的字线区域wlne的电压vne从电压v1(时刻t1)降低至电压v3d(时刻t2)。

接着，驱动器114在经过时刻t2后，对字线wl施加目标电压v2作为施加电压vdr。由此，字线区域wlne的电压vne从电压v3d上升并在时刻t3成为目标电压v2。

另一方面，字线wl中的字线区域wlfa的电压vfa不同于电压vne而从电压v1(时刻t1)缓慢降低至电压v2(时刻t4)。电压vfa在时刻t2及t3高于电压v2，在时刻t4达到电压v2。

在图9(b)中，作为比较例，将在时刻t1－t2未对字线wl施加电压v3d而从时刻t1至t5施加目标电压v2时的字线区域wlfa的电压以vco表示。

电压vfa与电压vco相比，电压降低快，以比电压vco达到目标电压v2的时间(时刻t1－t5)短的时间(时刻t1－t4)达到电压v2。根据以上情况，字线wl的电压vne及vfa在时刻t4设定为目标电压v2。

在图9(b)所示的例子中，在时刻t1－t2，对字线wl施加比目标电压v2低相当于辅助电压vasd的电压v3d。辅助电压vasd是根据放电前电压v1与目标电压v2的电压差，通过定序器121设定为比辅助电压vasc小的电压。通过对字线wl施加电压v3d，电压vfa的下降变得比电压vco快。由此，字线wl的电压vne及电压vfa快速地设定为目标电压v2。

此外，在所述实施方式中，在时刻t2字线wl分别具有的电压v3a、v3b是在时刻t1－t2成为最大值的最高电压。电压v3c、v3d是在时刻t1－t2成为最小值的最低电压。另外，在时刻3之后，字线所具有的目标电压v2有时也可能会视情况稍微产生振动。该情况下，目标电压v2可为产生振动的电压的平均值，或者，也可为产生振动的电压的最大电压或最小电压。另外，对字线wl分别施加电压v3a、v3b、v3c、v3d的期间为任意。

2.2图5的存储单元晶体管的读取动作及编程验证动作

2.2.1读取动作

图5所示的存储单元晶体管mt能够保存2比特数据。作为这些存储单元晶体管mt的字线wl中的电压转变的一例，对在逐页读出(lower页读出与upper页读出)时对字线wl充电的动作进行叙述。在图10－图15的时序图中表示字线区域wlne的电压vne。另外，图10之后的图中的各时刻t1－t8并非表示相同时刻，而表示各图中的任意时刻。

如图10所示，在upper页读出时，例如字线wl设定为电压va而进行读出，接着，设定为电压vc而进行读出。

首先，驱动器114在时刻t1至时刻t2的期间对充电前电压(例如0v)的选择字线wl施加电压vaa。电压vaa是对目标电压va加上辅助电压vas1a所得的电压。也就是说，与图8(a)、(b)中所说明的动作同样地，定序器121通过驱动器114对字线wl施加比目标电压va高相当于与充电前电压和目标电压va的电压差对应的辅助电压vas1a的电压vaa。字线wl的电压从0v(时刻t1)上升至电压vaa(时刻t2)。

在经过时刻t2后，驱动器114对字线wl施加目标电压va。由此，字线wl的电压收敛为目标电压va。然后，以电压va进行读出。

接着，驱动器114在时刻t3至时刻t4的期间，对已充电为电压va的选择字线wl施加电压vca。电压vca是对目标电压vc加上辅助电压vas2a所得的电压。也就是说，与图8(a)、(b)中所说明的动作同样地，定序器121通过驱动器114对字线wl施加比目标电压vc高相当于与电压va(充电前电压)和目标电压vc的电压差对应的辅助电压vas2a的电压vca。由此，字线wl的电压从va(时刻t3)上升至电压vca(时刻t4)。

在经过时刻t4后，驱动器114对字线wl施加目标电压vc。由此，字线wl的电压收敛为目标电压vc。然后，以电压vc进行读出。

另外，如图10所示，在lower页读出时，例如字线wl设定为电压vb而进行读出。

驱动器114在时刻t6至时刻t7的期间对充电前电压(例如0v)的选择字线wl施加电压vba。电压vba是对目标电压vb加上辅助电压vas3a所得的电压。也就是说，与图8(a)、(b)中所说明的动作同样地，定序器121通过驱动器114对字线wl施加比目标电压vb高相当于与充电前电压和目标电压vb的电压差对应的辅助电压vas3a的电压vba。由此，字线wl的电压从0v(时刻t6)上升至电压vba(时刻t7)。

在经过时刻t7后，驱动器114对字线wl施加目标电压vb。由此，字线wl的电压收敛为目标电压vb。然后，以电压vb进行读出。

此外，在所述实施方式及之后的实施方式中，字线wl所具有的目标电压有时也可能会视情况稍微产生振动。该情况下，目标电压可为产生振动的电压的平均值，或者，也可为产生振动的电压的最大电压或最低电压。另外，对字线wl分别施加对目标电压加上辅助电压所得的电压的期间为任意。

2.2.2编程验证动作

写入时，反复执行编程与编程验证，对存储单元进行a电平～c电平的写入。此处，对在编程后的基于电压vfya、电压vfyb、电压vfyc的编程验证时对字线wl充电的动作进行叙述。

如图11所示，字线wl设定为电压vpgm而进行编程后，例如字线wl依次设定为电压vfya、电压vfyb、电压vfyc而进行编程验证。

首先，驱动器114在时刻t1至时刻t2的期间对充电前电压(例如0v)的选择字线wl施加电压vfyaa。电压vfyaa是对目标电压vfya加上辅助电压vas4a所得的电压。也就是说，与图8(a)、(b)中所说明的动作同样地，定序器121通过驱动器114对字线wl施加比目标电压vfya高相当于与充电前电压和目标电压vfya的电压差对应的辅助电压vas4a的电压vfyaa。由此，字线wl的电压从0v(时刻t1)上升至电压vfyaa(时刻t2)。

在经过时刻t2后，驱动器114对字线wl施加目标电压vfya。由此，字线wl的电压收敛为目标电压vfya。然后，以电压vfya进行编程验证。

接着，驱动器114在时刻t3至时刻t4的期间，对已充电为电压vfya的选择字线wl施加电压vfyba。电压vfyba是对目标电压vfyb加上辅助电压vas5a所得的电压。也就是说，与图8(a)、(b)中所说明的动作同样地，定序器121通过驱动器114对字线wl施加比目标电压vfyb高相当于与电压vfya(充电前电压)和目标电压vfyb的电压差对应的辅助电压vas5a的电压vfyba。由此，字线wl的电压从vfya(时刻t3)上升至电压vfyba(时刻t4)。

在经过时刻t4后，驱动器114对字线wl施加目标电压vfyb。由此，字线wl的电压收敛为目标电压vfyb。然后，以电压vfyb进行编程验证。

接着，驱动器114在时刻t5至时刻t6的期间，对已充电为电压vfyb的选择字线wl施加电压vfyca。电压vfyca是对目标电压vfyc加上辅助电压vas6a所得的电压。也就是说，与图8(a)、(b)中所说明的动作同样地，定序器121通过驱动器114对字线wl施加比目标电压vfyc高相当于与电压vfyb(充电前电压)和目标电压vfyc的电压差对应的辅助电压vas6a的电压vfyca。字线wl的电压从vfyb(时刻t5)上升至电压vfyca(时刻t6)。

在经过时刻t6后，驱动器114对字线wl施加目标电压vfyc。由此，字线wl的电压收敛为目标电压vfyc。然后，以电压vfyc进行编程验证。

2.3图6的存储单元晶体管的读取动作及编程验证动作

2.3.1读取动作

图6所示的存储单元晶体管mt能够保存3比特数据。作为这些存储单元晶体管mt的字线wl中的电压转变的一例，将在逐页读出(lower页读出、middle页读出、upper页读出)时对字线wl充电的动作表示在图12－图14中。

2.3.1.1lower页读出

如图12所示，在lower页读出时，例如字线wl设定为电压va而进行读出，接着，设定为电压ve而进行读出。

图12所示的动作是在图10所示的读取动作中，充电前电压与目标电压的一部分不同，但将充电前电压充电为目标电压的实质性动作相同，因此，省略记载。

2.3.1.2middle页读出

如图13所示，在middle页读出时，例如字线wl设定为电压vb而进行读出，接着，设定为电压vd而进行读出，进而，设定为电压vf而进行读出。

图13所示的动作是在图10所示的读取动作中，充电前电压与目标电压不同，但将充电前电压充电为目标电压的实质性动作相同，因此，省略记载。

2.3.1.3upper页读出

如图14所示，在upper页读出时，例如，字线wl设定为电压vc而进行读出，接着，设定为电压vg而进行读出。

图14所示的动作是在图10所示的读取动作中，充电前电压与目标电压不同，但将充电前电压充电为目标电压的实质性动作相同，因此，省略记载。

2.3.2编程验证动作

写入时，反复执行编程与编程验证，对存储单元进行a电平～g电平的写入。此处，将在编程后的基于电压vfya、电压vfyb、电压vfyc的编程验证时对字线wl充电的动作表示在图15中。

如图15所示，字线wl设定为电压vpgm而进行编程后，例如字线wl依次设定为电压vfya、电压vfyb、电压vfyc而进行编程验证。

图15所示的动作是在图11所示的编程验证动作中，将充电前电压充电为目标电压的实质性动作相同，因此，省略记载。

3.第1实施方式的效果

根据第1实施方式的半导体存储装置，能够将字线wl的充放电提速而快速地将字线设定为目标电压。进而，通过能够快速地将字线设定为目标电压，而能够实现读取动作及编程验证动作的快速化。

以下，对本实施方式的效果进行详细叙述。

在读取动作及编程验证动作时，进行将字线wl充放电而将字线电压设定为所期望的电压(目标电压)的动作。在图16中表示在存储单元阵列111的一侧配置着驱动器114(或行解码器112)时的字线wl的构成。在图16所示的构成中，从配置在一侧的驱动器114经由接触插塞cp1对字线wl施加电压。字线wl中存在位于从驱动器114(或接触插塞cp1)起的电流路径长度短的区域的字线区域wlne以及位于从驱动器114起的电流路径长度长的区域的字线区域wlfa。因此，与从驱动器114到字线区域wlne、wlfa的电流路径长度相应地，字线区域wlne、wlfa的充放电时间产生差。

另外，在图17中表示在存储单元阵列111的两侧配置着驱动器114(或行解码器112)时的字线wl的构成。在图17所示的构成中，从配置在两侧的驱动器114经由接触插塞cp1对字线wl施加电压。即使为这种构成，也会与从驱动器114到字线区域wlne、wlfa的电流路径长度相应地，字线区域wlne、wlfa的充放电时间产生差。

因此，在第1实施方式中，对字线施加比目标电压高(或低)相当于与转变前电压和目标电压的电压差对应的辅助电压的电压。例如，在转变前电压与目标电压的电压差较大的情况下对字线wl施加大的第1辅助电压，在电压差较小的情况下对字线wl施加比第1辅助电压小的第2辅助电压。另外，对字线wl施加例如比目标电压高(或低)转变前电压与目标电压的电压差的1/2或1/4、1/8的电压的电压。由此，能够抑制从驱动器114起的电流路径长度短的字线区域wlne中产生的电压vne的振动，且能够迅速地对从驱动器114起的电流路径长度长的字线区域wlfa的电压vfa充放电。结果，能够快速地将字线设定为目标电压。进而，通过能够快速地将字线设定为目标电压，而能够实现读取动作及编程验证动作的快速化。

[第2实施方式]

关于第2实施方式的半导体存储装置，主要对与第1实施方式的不同点进行说明。关于nand型闪存100的整体构成、存储单元阵列111及驱动器114等的构成，由于与所述第1实施方式相同，所以省略说明。

1.半导体存储装置的动作

第2实施方式与第1实施方式的不同点在于，使对字线wl施加比目标电压高或低的辅助电压的期间(以下，记作辅助期间)根据转变前电压与目标电压的电压差可变。以下，对在nand型闪存100中的读取动作或编程验证动作时通过使辅助期间可变而使字线电压快速地转变的动作进行说明。

1.1字线电压的转变动作(辅助期间可变)

分为字线wl的目标电压v2高于转变前电压v1的情况以及低于转变前电压v1的情况，进而，分为转变前电压v1与目标电压v2的差较大时以及较小时来进行说明。

1.1.1目标电压v2高于转变前电压v1的情况

对将字线wl的转变前电压v1充电为比电压v1高的目标电压v2的动作进行叙述。

1.1.1.1充电前电压v1与目标电压v2的差较大时

在图18(a)中，表示字线wl的充电前电压v1与目标电压v2的电压差较大时的施加电压vdr和根据施加电压vdr变化的电压vne、vfa。

如图18(a)所示，驱动器114在时刻t1至t2的辅助期间tasa，对字线wl施加电压v3a作为施加电压vdr。辅助期间tasa是根据充电前电压v1与目标电压v2的电压差，通过定序器121而设定。电压v3a只要为比目标电压v2高的电压即可，可为固定电压，也可与第1实施方式同样为可变电压。此处，电压v3a设为对目标电压v2加上辅助电压vasa所得的电压。

具体来说，逻辑电路122存储着表示与充电前电压v1和目标电压v2的电压差对应的辅助期间tasa的信息(以下为第1期间信息)。定序器121使寄存器123暂时保存第1期间信息。定序器121基于第1期间信息控制电压产生电路124及驱动器114。而且，电压产生电路124及驱动器114基于定序器121的控制在辅助期间tasa对字线wl施加电压v3a。也就是说，定序器121在与充电前电压v1和目标电压v2的电压差对应的辅助期间tasa，通过驱动器114对字线wl施加电压v3a。由此，字线wl中的字线区域wlne的电压vne从电压v1(时刻t1)上升至电压v3a(时刻t2)。

接着，驱动器114在经过辅助期间tasa(时刻t1－t2)后，对字线wl施加目标电压v2作为施加电压vdr。由此，字线区域wlne的电压vne从电压v3a降低并在时刻t3达到目标电压v2。

另一方面，字线wl中的字线区域wlfa的电压vfa不同于电压vne而从电压v1(时刻t1)缓慢上升至电压v2(时刻t4)。

电压vfa与电压vco相比，电压上升快，以比电压vco达到目标电压v2的时间(时刻t1－t5)短的时间(时刻t1－t4)达到电压v2。根据以上情况，字线wl的电压vne及vfa在时刻t4设定为目标电压v2。

在图18(a)所示的例子中，在辅助期间tasa，对字线wl施加比目标电压v2高的电压v3a。辅助期间tasa是根据充电前电压v1与目标电压v2的电压差，通过定序器121而设定。通过在辅助期间tasa对字线wl施加电压v3a，而使电压vfa的上升变得比电压vco快。由此，字线wl的电压vne及电压vfa快速地设定为目标电压v2。

1.1.1.2充电前电压v1与目标电压v2的差较小时

在图18(b)中表示字线wl的充电前电压v1与目标电压v2的电压差较小时的施加电压vdr和根据施加电压vdr变化的电压vne、vfa。

如图18(b)所示，驱动器114在时刻t1至t2的辅助期间tasb，对字线wl施加电压v3b作为施加电压vdr。辅助期间tasb是根据充电前电压v1与目标电压v2的电压差，通过定序器121而设定。辅助期间tasb比辅助期间tasa短。电压v3b只要为比目标电压v2高的电压即可，可为固定电压，也可与第1实施方式同样为可变电压。此处，电压v3b设为对目标电压v2加上辅助电压vasb所得的电压。

具体来说，逻辑电路122存储着表示与充电前电压v1和目标电压v2的电压差对应的辅助期间tasb的信息(以下为第2期间信息)。定序器121使寄存器123暂时保存第2期间信息。定序器121基于第2期间信息控制电压产生电路124及驱动器114。而且，电压产生电路124及驱动器114基于定序器121的控制在辅助期间tasb对字线wl施加电压v3b。也就是说，定序器121在与充电前电压v1和目标电压v2的电压差对应的辅助期间tasb，通过驱动器114对字线wl施加电压v3b。由此，字线wl中的字线区域wlne的电压vne从电压v1(时刻t1)上升至电压v3b(时刻t2)。

接着，驱动器114在经过辅助期间tasb(时刻t1－t2)后，对字线wl施加目标电压v2作为施加电压vdr。由此，字线区域wlne的电压vne从电压v3b降低并在时刻t3达到目标电压v2。

另一方面，字线wl中的字线区域wlfa的电压vfa不同于电压vne而从电压v1(时刻t1)缓慢上升至电压v2(时刻t4)。

电压vfa与电压vco相比，电压上升快，以比电压vco达到目标电压v2的时间(时刻t1－t5)短的时间(时刻t1－t4)达到电压v2。根据以上情况，字线wl的电压vne及vfa在时刻t4设定为目标电压v2。

在图18(b)所示的例子中，在比辅助期间tasa短的辅助期间tasb，对字线wl施加比目标电压v2高的电压v3b。辅助期间tasb是根据充电前电压v1与目标电压v2的电压差，通过定序器121设定为比辅助期间tasa短的期间。通过在辅助期间tasb对字线wl施加电压v3b，而使电压vfa的上升变得比电压vco快。由此，字线wl的电压vne及电压vfa快速地设定为目标电压v2。

1.1.2目标电压v2低于转变前电压v1的情况

对将字线wl的转变前电压v1放电为比电压v1低的目标电压v2的动作进行叙述。省略与所述的目标电压v2高于转变前电压v1时的动作相同的动作。

1.1.2.1放电前电压v1与目标电压v2的差较大时

在图19(a)中表示字线wl的放电前电压v1与目标电压v2的电压差较大时的施加电压vdr和根据施加电压vdr变化的电压vne、vfa。

如图19(a)所示，驱动器114在时刻t1至t2的辅助期间tasc，对字线wl施加电压v3c作为施加电压vdr。辅助期间tasc是根据放电前电压v1与目标电压v2的电压差，通过定序器121而设定。电压v3c只要为比目标电压v2低的电压即可，可为固定电压，也可与第1实施方式同样为可变电压。此处，电压v3c是比目标电压v2低相当于辅助电压vasc的电压。

具体来说，逻辑电路122存储着表示与放电前电压v1和目标电压v2的电压差对应的辅助期间tasc的信息(以下为第3期间信息)。定序器121使寄存器123暂时保存第3期间信息。定序器121基于第3期间信息控制电压产生电路124及驱动器114。而且，电压产生电路124及驱动器114基于定序器121的控制在辅助期间tasc对字线wl施加电压v3c。也就是说，定序器121在与放电前电压v1和目标电压v2的电压差对应的辅助期间tasc，通过驱动器114对字线wl施加电压v3c。由此，字线wl中的字线区域wlne的电压vne从电压v1(时刻t1)降低至电压v3c(时刻t2)。

接着，驱动器114在经过辅助期间tasc(时刻t1－t2)后，对字线wl施加目标电压v2作为施加电压vdr。由此，字线区域wlne的电压vne从电压v3c上升并在时刻t3达到目标电压v2。

另一方面，字线wl中的字线区域wlfa的电压vfa不同于电压vne而从电压v1(时刻t1)缓慢下降至电压v2(时刻t4)。

电压vfa与电压vco相比，电压降低快，以比电压vco达到目标电压v2的时间(时刻t1－t5)短的时间(时刻t1－t4)达到电压v2。根据以上情况，字线wl的电压vne及vfa在时刻t4设定为目标电压v2。

在图19(a)所示的例子中，在辅助期间tasc，对字线wl施加比目标电压v2低相当于辅助电压vasc的电压v3c。辅助期间tasc是根据放电前电压v1与目标电压v2的电压差，通过定序器121而设定。通过在辅助期间tasc对字线wl施加电压v3c，而使电压vfa的下降变得比电压vco快。由此，字线wl的电压vne及电压vfa快速地设定为目标电压v2。

1.1.2.2放电前电压v1与目标电压v2的差较小时

在图19(b)中表示字线wl的放电前电压v1与目标电压v2的电压差较小时的施加电压vdr和根据施加电压vdr变化的电压vne、vfa。

如图19(b)所示，驱动器114在时刻t1至t2的辅助期间tasd，对字线wl施加电压v3d作为施加电压vdr。辅助期间tasd是根据放电前电压v1与目标电压v2的电压差，通过定序器121而设定。辅助期间tasd比辅助期间tasc短。电压v3d只要为比目标电压v2低的电压即可，可为固定电压，也可与第1实施方式同样为可变电压。此处，电压v3d设为比目标电压v2低相当于辅助电压vasd的电压。

具体来说，逻辑电路122存储着表示与充电前电压v1和目标电压v2的电压差对应的辅助期间tasd的信息(以下为第4期间信息)。定序器121使寄存器123暂时保存第4期间信息。定序器121基于第4期间信息控制电压产生电路124及驱动器114。而且，电压产生电路124及驱动器114基于定序器121的控制在辅助期间tasd对字线wl施加电压v3d。也就是说，定序器121在与充电前电压v1和目标电压v2的电压差对应的辅助期间tasd，通过驱动器114对字线wl施加电压v3d。由此，字线wl中的字线区域wlne的电压vne从电压v1(时刻t1)降低至电压v3d(时刻t2)。

接着，驱动器114在经过辅助期间tasd(时刻t1－t2)后，对字线wl施加目标电压v2作为施加电压vdr。由此，字线区域wlne的电压vne从电压v3d上升并在时刻t3达到目标电压v2。

另一方面，字线wl中的字线区域wlfa的电压vfa不同于电压vne而从电压v1(时刻t1)缓慢降低至电压v2(时刻t4)。

电压vfa与电压vco相比，电压降低快，以比电压vco达到目标电压v2的时间(时刻t1－t5)短的时间(时刻t1－t4)达到电压v2。根据以上情况，字线wl的电压vne及vfa在时刻t4设定为目标电压v2。

在图19(b)所示的例子中，在比辅助期间tasc短的辅助期间tasd，对字线wl施加比目标电压v2低的电压v3d。辅助期间tasd是根据充电前电压v1与目标电压v2的电压差，通过定序器121设定为比辅助期间tasc短的期间。通过在辅助期间tasd对字线wl施加电压v3d，而使电压vfa的上升变得比电压vco快。由此，字线wl的电压vne及电压vfa快速地设定为目标电压v2。

1.2图5的存储单元晶体管的读取动作及编程验证动作

1.2.1读取动作

作为图5所示的存储单元晶体管mt的字线wl中的电压转变的一例，对在逐页读出(lower页读出与upper页读出)时对字线wl充电的动作进行叙述。在图20～图25的时序图中表示字线区域wlne的电压vne。

如图20所示，在upper页读出时，例如字线wl设定为电压va而进行读出，接着，设定为电压vc而进行读出。

首先，驱动器114在辅助期间tas1(时刻t1－t2a)，对充电前电压(例如0v)的选择字线wl施加电压vab。辅助期间tas1及之后的说明中的辅助期间是根据充电前电压与目标电压的电压差，通过定序器121而设定。电压vab及之后的说明中在辅助期间施加的电压只要为比目标电压高的电压即可，可为固定电压，也可与第1实施方式同样为可变电压。此处，电压vab设为对目标电压va加上辅助电压vas1b所得的电压。也就是说，与图18(a)、(b)中所说明的动作同样地，定序器121在与充电前电压和目标电压va的电压差对应的辅助期间tas1，通过驱动器114对字线wl施加比目标电压va高的电压vab。由此，字线wl的电压从0v(时刻t1)上升至电压vab(时刻t2a)。

在经过辅助期间tas1(时刻t1－t2a)后，驱动器114对字线wl施加目标电压va。由此，字线wl的电压收敛为目标电压va。然后，以电压va进行读出。

接着，驱动器114在辅助期间tas2(时刻t3－t4a)，对充电前电压va的选择字线wl施加电压vcb。此处，电压vcb设为对目标电压vc加上辅助电压vas2b所得的电压。也就是说，与图18(a)、(b)中所说明的动作同样地，定序器121在与充电前电压va和目标电压vc的电压差对应的辅助期间tas1，通过驱动器114对字线wl施加比目标电压vc高的电压vcb。由此，字线wl的电压从电压va(时刻t3)上升至电压vcb(时刻t4a)。

在经过辅助期间tas2(时刻t3－t4a)后，驱动器114对字线wl施加目标电压vc。由此，字线wl的电压收敛为目标电压vc。然后，以电压vc进行读出。

另外，如图20所示，在lower页读出时，例如字线wl设定为电压vb而进行读出。

驱动器114在辅助期间tas3(时刻t6－t7a)，对充电前电压(例如0v)的选择字线wl施加电压vbb。此处，电压vbb设为对目标电压vb加上辅助电压vas3b所得的电压。也就是说，与图18(a)、(b)中所说明的动作同样地，定序器121在与充电前电压和目标电压vb的电压差对应的辅助期间tas3，通过驱动器114对字线wl施加比目标电压vb高的电压vbb。由此，字线wl的电压从0v(时刻t6)上升至电压vbb(时刻t7a)。

在经过辅助期间tas3(时刻t6－t7a)后，驱动器114对字线wl施加目标电压vb。由此，字线wl的电压收敛为目标电压vb。然后，以电压vb进行读出。

1.2.2编程验证动作

此处，对在编程后的基于电压vfya、电压vfyb、电压vfyc的编程验证时对字线wl充电的动作进行叙述。

如图21所示，字线wl设定为电压vpgm而进行编程后，例如字线wl依次设定为电压vfya、电压vfyb、电压vfyc而进行编程验证。

首先，驱动器114在辅助期间tas4(时刻t1－t2b)，对充电前电压(例如0v)的选择字线wl施加电压vfyab。此处，电压vfyab设为对目标电压vfya加上辅助电压vas4b所得的电压。也就是说，与图18(a)、(b)中所说明的动作同样地，定序器121在与充电前电压和目标电压vfya的电压差对应的辅助期间tas4，通过驱动器114对字线wl施加比目标电压vfya高的电压vfyab。由此，字线wl的电压从0v(时刻t1)上升至电压vfyab(时刻t2b)。

在经过辅助期间tas4(时刻t1－t2a)后，驱动器114对字线wl施加目标电压vfya。由此，字线wl的电压收敛为目标电压vfya。然后，以电压vfya进行编程验证。

接着，驱动器114在辅助期间tas5(时刻t3－t4b)，对充电前电压vfya的选择字线wl施加电压vfybb。此处，电压vfybb设为对目标电压vfyb加上辅助电压vas5b所得的电压。也就是说，与图18(a)、(b)中所说明的动作同样地，定序器121在与充电前电压vfya和目标电压vfyb的电压差对应的辅助期间tas5，通过驱动器114对字线wl施加比目标电压vfyb高的电压vfybb。由此，字线wl的电压从电压vfya(时刻t3)上升至电压vfybb(时刻t4b)。

在经过辅助期间tas5(时刻t3－t4b)后，驱动器114对字线wl施加目标电压vfyb。由此，字线wl的电压收敛为目标电压vfyb。然后，以电压vfyb进行编程验证。

接着，驱动器114在辅助期间tas6(时刻t5－t6b)，对充电前电压vfyb的选择字线wl施加电压vfycb。此处，电压vfycb设为对目标电压vfyc加上辅助电压vas6b所得的电压。也就是说，与图18(a)、(b)中所说明的动作同样地，定序器121在与充电前电压vfyb和目标电压vfyc的电压差对应的辅助期间tas6，通过驱动器114对字线wl施加比目标电压vfyc高的电压vfycb。由此，字线wl的电压从电压vfyb(时刻t5)上升至电压vfycb(时刻t6b)。

在经过辅助期间tas6(时刻t5－t6b)后，驱动器114对字线wl施加目标电压vfyc。由此，字线wl的电压收敛为目标电压vfyc。然后，以电压vfyc进行编程验证。

1.3图6的存储单元晶体管的读取动作及编程验证动作

1.3.1读取动作

作为图6所示的存储单元晶体管mt的字线wl中的电压转变的一例，将在逐页读出(lower页读出、middle页读出、upper页读出)时对字线wl充电的动作表示在图22－图24中。

1.3.1.1lower页读出

如图22所示，在lower页读出时，例如字线wl设定为电压va而进行读出，接着，设定为电压ve而进行读出。

图22所示的动作是在图20所示的读取动作中，充电前电压与目标电压的一部分不同，但将充电前电压充电为目标电压的实质性动作相同，因此，省略记载。

1.3.1.2middle页读出

如图23所示，在middle页读出时，例如字线wl设定为电压vb而进行读出，接着，设定为电压vd而进行读出，进而，设定为电压vf而进行读出。

图23所示的动作是在图20所示的读取动作中，充电前电压与目标电压不同，但将充电前电压充电为目标电压的实质性动作相同，因此，省略记载。

1.3.1.3upper页读出

如图24所示，在upper页读出时，例如字线wl设定为电压vc而进行读出，接着，设定为电压vg而进行读出。

图24所示的动作是在图20所示的读取动作中，充电前电压与目标电压不同，但将充电前电压充电为目标电压的实质性动作相同，因此，省略记载。

1.3.2编程验证动作

此处，将在编程后的基于电压vfya、电压vfyb、电压vfyc的编程验证时对字线wl充电的动作表示在图25中。

如图25所示，字线wl设定为电压vpgm而进行编程后，例如字线wl依次设定为电压vfya、电压vfyb、电压vfyc而进行编程验证。

图25所示的动作是在图21所示的编程验证动作中，将充电前电压充电为目标电压的实质性动作相同，因此，省略记载。

2.第2实施方式的效果

根据第2实施方式的半导体存储装置，可将字线wl的充放电提速而快速地将字线设定为目标电压。进而，通过能够快速地将字线设定为目标电压，而能够实现读取动作及编程验证动作的快速化。

以下，对本实施方式的效果进行详细叙述。

在第2实施方式中，在根据转变前电压与目标电压的电压差可变的辅助期间，对字线施加比目标电压高(或低)的电压，由此，将字线的充放电提速。

例如，在转变前电压与目标电压的电压差大于判定电压的情况下延长辅助期间，在电压差小于判定电压的情况下缩短辅助期间。在目标电压高于转变前电压的情况下，在辅助期间对字线施加的电压可为比目标电压高的固定电压，也可为变化的电压。在目标电压低于转变前电压的情况下，在辅助期间对字线施加的电压可为比目标电压低的固定电压，也可为变化的电压。作为变化的电压，也可为第1实施方式中使用的与转变前电压和目标电压的电压差对应的辅助电压。

如上所述，在第2实施方式中，在与转变前电压和目标电压的电压差对应的辅助期间对字线施加比目标电压高(或低)的电压。由此，能够将字线wl的充放电提速，而能够快速地将字线设定为目标电压。进而，通过能够快速地将字线设定为目标电压，而能够实现读取动作及编程验证动作的快速化。

[其他变化例等]

第1及第2实施方式不问非易失性存储器(例如nand型闪存)、易失性存储器、系统lsi(largescaleintegration，大规模集成电路)等，均能够应用于例如具备连接于存储单元的字线且必须进行字线的充电的各种半导体装置。

此外，在各实施方式中，可采取如下形态。

(1)读出动作中，

在a电平的读出动作中施加至所选择字线的电压例如为0v～0.55v之间。并不限定于此，也可设为0.1v～0.24v、0.21v～0.31v、0.31v～0.4v、0.4v～0.5v、0.5v～0.55v中的任一范围之间。

在b电平的读出动作中施加至所选择字线的电压例如为1.5v～2.3v之间。并不限定于此，也可设为1.65v～1.8v、1.8v～1.95v、1.95v～2.1v、2.1v～2.3v中的任一范围之间。

在c电平的读出动作中施加至所选择字线的电压为例如3.0v～4.0v之间。并不限定于此，也可设为3.0v～3.2v、3.2v～3.4v、3.4v～3.5v、3.5v～3.6v、3.6v～4.0v中的任一范围之间。

作为读出动作的时间(tr)，也可设为例如25μs～38μs、38μs～70μs、70μs～80μs之间。

(2)写入动作如上所述包括编程动作与验证动作。写入动作中，除所述15.0v～23.0v以外，也可为下述电压。

具体来说，编程动作时最初施加至所选择字线的电压例如为13.7v～14.3v之间。并不限定于此，也可设为例如13.7v～14.0v、14.0v～14.6v中的任一范围之间。

也可改变对第奇数条字线进行写入时最初施加至所选择字线的电压与对第偶数条字线进行写入时最初施加至所选择字线的电压。

当将编程动作设为ispp方式(incrementalsteppulseprogram，增量阶跃脉冲编程)时，作为升压电压，列举例如0.5v左右。

另外，作为施加至非选择字线的电压，除所述7.0v～10.0v以外，也可为下述电压。

具体来说，作为施加至非选择字线的电压，也可设为例如6.0v～7.3v之间。并不限定于该情况，也可设为例如7.3v～8.4v之间，还可设为6.0v以下。

也可根据非选择字线为第奇数条字线还是第偶数条字线来改变要施加的通路电压。

作为写入动作的时间(tprog)，也可设为例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)删除动作中，

最初施加至形成在半导体衬底上部且在上方配置着所述存储单元的阱的电压例如为12v～13.6v之间。并不限定于该情况，也可为例如13.6v～14.8v、14.8v～19.0v、19.0v～19.8v、19.8v～21v之间。

作为删除动作的时间(terase)，也可设为例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

(4)存储单元的构造是：

具有介隔膜厚为4～10nm的隧道绝缘膜而配置在半导体衬底(硅衬底)上的电荷蓄积层。该电荷蓄积层可设为膜厚为2～3nm的sin或sion等的绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，也可对多晶硅添加ru等金属。在电荷蓄积层之上具有绝缘膜。该绝缘膜例如具有夹于膜厚为3～10nm的下层high-k膜与膜厚为3～10nm的上层high-k膜之间的膜厚为4～10nm的氧化硅膜。high-k膜列举hfo等。另外，氧化硅膜的膜厚可厚于high-k膜的膜厚。在绝缘膜上，介隔膜厚为3～10nm的材料而形成有膜厚为30nm～70nm的控制电极。该材料为tao等的金属氧化膜、tan等的金属氮化膜。控制电极可使用w等。

另外，可在存储单元间形成气隙。

此外，本申请的发明并不限定于所述实施方式，可在实施阶段在不脱离其主旨的范围内实施各种变化。进而，所述实施方式中包含各种阶段的发明，通过所揭示的多个构成要件的适当组合而可提出各种发明。例如，即使从实施方式中表示的所有构成要件中删除若干构成要件，也可解决在发明所要解决的问题一栏中叙述的问题，能够获得在发明的效果一栏中叙述的效果的情况下，删除该构成要件后的构成可作为发明而提出。

[符号的说明]

100nand型闪存

110存储器部

111存储单元阵列

112行解码器

113读出放大器

114驱动器

116nand串

120周边电路

121定序器

122逻辑电路

123寄存器

124电压产生电路。