本发明涉及集成电路设计，具体为集成电路抗辐射加固领域中的抗单粒子翻转效应的存储单元设计。
背景技术：
随着集成电路的持续进步和我国宇航航天事业、国防技术的快速发展，越来越需要对存储器进行抗辐射加固设计的保护。然而，国外发达国家对相关抗辐射加固技术进行了严格的技术封锁。为了打破国外对我国的抗辐射领域的技术封锁，实现集成电路抗辐射化的国有化，需要设计一个新型的抗辐射存储单元。
技术实现要素：
本发明是为了解决现有缺少对存储器进行抗辐射加固设计的问题。现提供抗辐射存储单元。
抗辐射存储单元，它包括PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4、PMOS晶体管P5、PMOS晶体管P6、NMOS晶体管N1、NMOS晶体管N2和存取晶体管，
存取晶体管包括NMOS晶体管N3和NMOS晶体管N4，
字线WL同时控制位线BLN和位线BL的开关操作，
NMOS晶体管N4的漏极连接在位线BL上，NMOS晶体管N4的栅极连接在字线WL上，NMOS晶体管N4的源极作为节点A，同时连接PMOS晶体管P4的漏极、PMOS晶体管P6的栅极、NMOS晶体管N1的栅极和NMOS晶体管N2的漏极，
PMOS晶体管P4的栅极作为节点D，同时连接PMOS晶体管P2的漏极、PMOS晶体管P1的栅极和PMOS晶体管P5的源极，PMOS晶体管P2的源极连接供电电源，
PMOS晶体管P2的栅极作为节点C，同时连接PMOS晶体管P6的源极、PMOS晶体管P1的漏极和PMOS晶体管P3的栅极，PMOS晶体管P1的源极连接供电电源，
PMOS晶体管P4的源极和PMOS晶体管P3的源极均连接供电电源，
PMOS晶体管P6的漏极、NMOS晶体管N2的源极、NMOS晶体管N1的源极和PMOS晶体管P5的漏极均连接电源地，
NMOS晶体管N2的栅极作为节点B，同时连接NMOS晶体管N1的漏极、PMOS晶体管P5的栅极、PMOS晶体管P3的漏极和NMOS晶体管N3的源极，
NMOS晶体管N3的栅极连接在字线WL上，NMOS晶体管N3的漏极连接在位线BLN上。
根据抗辐射存储单元，当节点A的电平为高电平、节点B的电平为低电平、节点C的电平为高电平、节点D的电平为低电平，字线WL为低电平时，NMOS晶体管N1、PMOS晶体管P4、PMOS晶体管P1和PMOS晶体管P5处于开态，NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4、PMOS晶体管P2、PMOS晶体管P3和PMOS晶体管P6均处于关态，存储单元处于存操作状态。
根据抗辐射存储单元，当节点A的电平为高电平、节点B的电平为低电平、节点C的电平为高电平、节点D的电平为低电平，位线BLN和位线BL均被预充电到供电电源，字线WL为高电平时，节点B保持低电平状态不变，位线BLN通过NMOS晶体管N1和NMOS晶体管N3进行放电，然后外围电路中的灵敏放大器将根据位线BLN和位线BL之间的电压差将存储单元的状态输出，完成读操作。
当节点A的电平为高电平、节点B的电平为低电平、节点C的电平为高电平、节点D的电平为低电平，位线BLN被上拉到高电平，位线BL被上拉到低电平，字线WL为高电平时，NMOS晶体管N4、NMOS晶体管N3、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P6和NMOS晶体管N2被打开，处于开态；同时NMOS晶体管N1、PMOS晶体管P4、PMOS晶体管P1和PMOS晶体管P5被关闭，处于关态，当字线WL回到低电平时，节点A、节点B、节点C和节点D都处于稳定状态，完成写操作。
本发明的有益效果为：
本发明基于单粒子翻转产生的物理机制，当一个辐射粒子轰击PMOS晶体管的时候，只能产生正的瞬态电压脉冲；而轰击NMOS晶体管的时候，只能产生负的瞬态电压脉冲，对于节点A为高电平、节点B为低电平、节点C为高电平、节点D为低电平的状态，由于节点C没有与NMOS晶体管的栅极/漏极相连接，因此节点C不是敏感节点，敏感节点是节点A、B和D；同理，对于节点A的电平为低电平、节点B的电平为高电平、节点C的电平为低电平、节点D的电平为高电平的状态，由于节点D没有与NMOS晶体管的栅极/漏极相连接，因此节点D不是敏感节点，敏感节点是节点A、B和C；在电荷共享引起的多节点翻转现象中，多余两个节点的电荷共享是不会引起存储器状态发生有效地改变，因此，本发明主要考虑对两个敏感节点进行抗辐射加固。为了最小化节点D-A(C-A)或者D-B(C-B)发生多节点翻转的可能性，需要在版图设计中合理的考虑版图拓扑结构。因此，在版图绘制的时候，可以将节点D、节点C与节点A-B在版图的物理距离上绘制的比较远。本发明的存储单元相比与传统的存储单元面积小了10％，功耗低了10％，对该存储单元的性能影响小。
附图说明
图1为具体实施方式一所述的抗辐射存储单元的电路图。
具体实施方式
具体实施方式一：参照图1具体说明本实施方式，本实施方式所述的抗辐射存储单元，它包括PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4、PMOS晶体管P5、PMOS晶体管P6、NMOS晶体管N1、NMOS晶体管N2和存取晶体管，
存取晶体管包括NMOS晶体管N3和NMOS晶体管N4，
字线WL同时控制位线BLN和位线BL的开关操作，
NMOS晶体管N4的漏极连接在位线BL上，NMOS晶体管N4的栅极连接在字线WL上，NMOS晶体管N4的源极作为节点A，同时连接PMOS晶体管P4的漏极、PMOS晶体管P6的栅极、NMOS晶体管N1的栅极和NMOS晶体管N2的漏极，
PMOS晶体管P4的栅极作为节点D，同时连接PMOS晶体管P2的漏极、PMOS晶体管P1的栅极和PMOS晶体管P5的源极，PMOS晶体管P2的源极连接供电电源，
PMOS晶体管P2的栅极作为节点C，同时连接PMOS晶体管P6的源极、PMOS晶体管P1的漏极和PMOS晶体管P3的栅极，PMOS晶体管P1的源极连接供电电源，
PMOS晶体管P4的源极和PMOS晶体管P3的源极均连接供电电源，
PMOS晶体管P6的漏极、NMOS晶体管N2的源极、NMOS晶体管N1的源极和PMOS晶体管P5的漏极均连接电源地，
NMOS晶体管N2的栅极作为节点B，同时连接NMOS晶体管N1的漏极、PMOS晶体管P5的栅极、PMOS晶体管P3的漏极和NMOS晶体管N3的源极，
NMOS晶体管N3的栅极连接在字线WL上，NMOS晶体管N3的漏极连接在位线BLN上。
本实施方式中，基于单粒子翻转产生的物理机制，当一个辐射粒子轰击PMOS晶体管的时候，只能产生正的瞬态电压脉冲；而轰击NMOS晶体管的时候，只能产生负的瞬态电压脉冲。因此，对于该状态而言，由于C节点没有与NMOS晶体管的栅极/漏极相连接，因此它不是敏感节点。考虑图1给定的状态，敏感节点是节点A、B和D。在另一个存储状态，也就是A＝0、B＝1、C＝0和D＝1状态，敏感节点是节点A、B和C。
有文献表明，在电荷共享引起的多节点翻转现象中，多余两个节点的电荷共享是不会引起存储器状态发生有效地改变，因此，本发明对抗多节点翻转加固主要考虑的是对两个敏感节点进行的抗辐射加固。
设计存储单元的抗辐射性能分析：
1、假设节点D被翻转到“1”状态，它将关断PMOS晶体管P1和PMOS晶体管P4，节点A、B和C将会保持各自原来状态，故剩余的晶体管仍然是保持原来的开或者关的状态，如PMOS晶体管P5将会保持开启状态。因此，节点D将会恢复到原来的“0”状态。
2、当节点B发生翻转到“1”的时候，NMOS晶体管N2和PMOS晶体管P5将会分别被打开和关闭。节点A将会被影响，它的值将是“0”，同时PMOS晶体管P6和NMOS晶体管N1将会被暂时的分别开启和关闭。但是，由于PMOS晶体管P1的宽长比大于六号PMOS晶体管P6的宽长比，因此，节点C的值将会很快回到原来的状态“1”，这将导致PMOS晶体管P2也保持原来的关闭状态，所以，节点D将保持不变，因此PMOS晶体管P4将会一直保持着开启状态。最后，受影响的A节点将会很快被拉回到原来的高电平；然后，NMOS晶体管N1将会恢复到开启状态，节点B被恢复到它原来的“0”状态。
3、当节点A发生翻转的时候，NMOS晶体管N1被关闭，PMOS晶体管P6被开启。但是，由于PMOS晶体管P1的宽长比大于PMOS晶体管P6的宽长比，因此，节点C的值将会保持原来的状态“1”，这将导致PMOS晶体管P2也保持原来的关闭状态，所以，节点D将保持不变，因此PMOS晶体管P4将会一直保持着开启状态。因此，受影响的A节点将会很快被拉回到原来的电平。
4、由于电荷共享效应的影响，节点A和B有可能被影响。此时，它的状态跟节点B被翻转一样，因此通过类似的分析，可以发现节点A和节点B都将会回复到原来的状态。对应的，如果设计的存储器处于另外一个状态，也就是A＝0、B＝1、C＝0和D＝1状态，在节点C和D处发生的多节点发转也会被恢复。因此，节点C和D是两个固定的可从多节点翻转中恢复的节点，并且这两个节点与存储器存储的值无关。
5、当节点D-A或者D-B发生多节点翻转的时候，四号PMOS晶体管P4将会被关闭，所以节点A或者B节点将不会恢复到原来的状态。此时，存储的状态发生了翻转。
因此，为了最小化节点D-A(C-A)或者D-B(C-B)发生多节点翻转的可能性，需要在版图设计中合理的考虑版图拓扑结构。因此，在版图绘制的时候，可以将节点D、节点C与节点A-B在版图的物理距离上绘制的比较远。
具体实施方式二：本实施方式是对具体实施方式一所述的抗辐射存储单元作进一步说明，本实施方式中，当节点A的电平为高电平、节点B的电平为低电平、节点C的电平为高电平、节点D的电平为低电平，字线WL为低电平时，NMOS晶体管N1、PMOS晶体管P4、PMOS晶体管P1和PMOS晶体管P5处于开态，NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4、PMOS晶体管P2、PMOS晶体管P3和PMOS晶体管P6均处于关态，存储单元处于存操作状态。
具体实施方式三：本实施方式是对具体实施方式一所述的抗辐射存储单元作进一步说明，本实施方式中，当节点A的电平为高电平、节点B的电平为低电平、节点C的电平为高电平、节点D的电平为低电平，位线BLN和位线BL均被预充电到供电电源，字线WL为高电平时，节点B保持低电平状态不变，位线BLN通过NMOS晶体管N1和NMOS晶体管N3进行放电，然后外围电路中的灵敏放大器将根据位线BLN和位线BL之间的电压差将存储单元的状态输出，完成读操作。
具体实施方式四：本实施方式是对具体实施方式一所述的抗辐射存储单元作进一步说明，本实施方式中，当节点A的电平为高电平、节点B的电平为低电平、节点C的电平为高电平、节点D的电平为低电平，位线BLN被上拉到高电平，位线BL被上拉到低电平，字线WL为高电平时，NMOS晶体管N4、NMOS晶体管N3、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P6和NMOS晶体管N2被打开，处于开态；同时NMOS晶体管N1、PMOS晶体管P4、PMOS晶体管P1和PMOS晶体管P5被关闭，处于关态，当字线WL回到低电平时，节点A、节点B、节点C和节点D都处于稳定状态，完成写操作。
本实施方式中，存储单元的状态包括两种，一种为：节点A的电平为高电平、节点B的电平为低电平、节点C的电平为高电平、节点D的电平为低电平；另一种为：节点A的电平为低电平、节点B的电平为高电平、节点C的电平为低电平、节点D的电平为高电平。
节点A的电平为低电平、节点B的电平为高电平、节点C的电平为低电平、节点D的电平为高电平状态下的存操作、读操作和写操作分别与节点A的电平为高电平、节点B的电平为低电平、节点C的电平为高电平、节点D的电平为低电平状态下的存操作、读操作和写操作相反。