专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及诸如ROM(只读存储器)这样的半导体存储器件。
本发明基于日本专利申请No.平9-204907，在这里作为参考引入其内容。
通常，在这种类型的普通半导体存储器件中，提供一种读取特定地址数据的高速读取方式，其中通过在存储单元矩阵中读取多个数据后将页面解码器的地址数据进行转换而执行读取，并传送给并行的读出放大器。由此，通过在页面访问方式中传输数据地址进行高速读取操作。
图11是作为具有页面访问方式的ROM(只读存储器)的一个例子，包括页面访问方式的常规四位半导体存储器件的结构方框图。
如该图所示，常规的ROM提供有地址缓冲器电路100、CE缓冲器电路101、存储单元矩阵107、X解码器103、Y解码器104、Y选择器、读出放大器电路110、页面解码器102、读出放大器选择电路150和输出缓冲器113。
地址缓冲器电路100接收来自外部的地址输入信号AD0-ADn，CE缓冲器电路101接收来自外部的控制信号CE。存储单元矩阵107存储并保持存储数据。X解码器103沿存储单元矩阵107的字线方向选择数据。Y解码器104和Y选择器108沿数字线方向选择数据。用CE缓冲器电路101的输出控制信号CEB预充电选择的存储单元矩阵107的数字线后，读出放大器110读取并检测存储在存储单元矩阵107内的数据信息。
页面解码器102接收用于页面访问方式的输出地址信号作为输入信号，并对多个读出放大器电路110的输出信号加以选择。读出放大器选择电路150选择由页面解码器电路102选择的读出放大器电路100的输出信号并输出该选择的信号。输出缓冲器113将选择电路150输出的数据输出到输出端114。
下面介绍具有四位页面访问方式的常规存储器件的取读操作。
一般来说，在具有页面访问方式的半导体存储器件的读取功能中有两种类型的读取方式，例如正常的访问方式和页面访问方式，通过快速切换地址读取数据的访问功能称做页面访问方式功能。
首先，介绍正常的访问方式。
通过下面的步骤进行使用正常访问方式的数据读取操作。将地址输入信号AD0到ADn和来自外部的控制信号CE设定到激活状态(当CEB信号为L时激活)后，然后将4位存储单元矩阵中的数据读取到四个读出放大器电路110，即SA0到SA3，然后输出使用页地址AD0到ADn选择的一位数据。在正常的访问方式中需要的第一访问时间设定为tACC或tCE。
接下来，介绍页面访问方式。
通过下列的步骤进行使用页方式的数据读取操作。使用正常访问方式的读取操作完成后，通过仅切换页地址AD0和AD1，通过输出缓冲器113处理页面解码器102的输出信号PSm(m＝0，1，2，3)和由页选择电路150选择的读出放大器电路110的输出信号SAoutm(m＝0，1，2，3)，数据OUTn(n＝0，1，2-n)输出到输出端114。此时，由于数据已传输并确定在读出放大器电路中后进行数据读操作，因此可以得到高速读取。使用页面访问方式读取需要的第二访问时间设定为tPAC。一般来说，访问时间tPAC远快于使用正常访问方式的访问时间，可以实现访问时间tPAC在tACC或tCE的1/2或1/3范围内。
如前所述，在具有使用页面访问方式读取电路的常规读电路中，通过激活多个读出放大器电路，仅有由页选择电路150选择的读出放大器电路110的输出信号SAoutm借助后面输出缓冲器113输出到输出端114，作为数据OUTn(n＝0，1，2-n)。由于有必要在备用状态中维持未被页选择电路150选中的选择放大器电路110的输出信号直到它们转变为选中状态，因此在读出放大器电路中的电流消耗很大。
这里，在读出放大器电路110中流动的电流波形显示为图12中的ISA和ISAA。ISA表示对应于一个读出放大器110在访问时间内的电流波形，ISAA表示对应于一个输出在访问时间内的电流波形。在常规的器件中，由于器件包括与四位页面访问方式相同电流容量的读出放大器电路110，ISA和ISAA之间的关系可表示为ISAA＝4*(ISA)，ISAA为ISA的四倍。而且，读出放大器电路中流动的电流波形差异取决于访问方式，一般来说，有三种类型的访问方式。下面介绍不同访问方式中的读出放大器电路的电流波形。
第一种访问方式为备用状态，显示在图12中的区域tA1和tA4；第二种访问方式为正常访问方式，显示在区域tA2内；第三种访问方式为页面访问方式，显示在区域tA3内。第一时序区域tA1和tA4为等待方式，此时，电路中的逻辑结构使电路中没有电流流动。
第二时序区域tA2为正常访问方式的区域。在该区域中，所有的读出放大器电路110被激活，当存储器矩阵107中的Y解码器104和Y选择器108选中的字线开始预充电操作，向峰值电流I1不断增加的大电流在局部区域AI1内流过读出放大器电路110，直到预充电操作完成。在局部区域AI1内流过的电流的总和对应于数字线的电荷量。而且，由于数字线的预充电操作完成后维持激活状态，所以有稳定电流I2流动。如果在正常访问方式中需要更高读取速度tACC或tCE，那么提高读出放大器电路110的预充电容量成为可能。然而，预充电容量的增加伴随与数据读取速度tACC或tCE成正比的峰值电流I1和稳定电流I2的增加。
第三时序区域tA3为页面访问方式的区域。虽然在该区域内没有发生切换，为了在备用状态必须维持读出放大器电路的输出信号SAoutm，所以有稳定电流I2流动。
在上文对每种访问方式的一个读出放大器电路110中流过的电流进行了说明，在所有读出放大器电路中流过的电流ISAT可以表示为ISAT＝ISA*m*n其中，ISA为在读出放大器电路中流过的电流值，m为读出放大器电路中的页面数，n为输出的数据数。读出放大器电路数为m*n。因此，增加读出放大器电路的页面数m或输出数据n的数目，在读出放大器电路110中流过的电流ISAT的峰值电流Ipmax和稳定电流Ismax也将增加。因此，由于峰值电流Ipmax和稳定电流Ismax增加，电源电压VCC和地电势GND的波动幅度将增加。而且，近来，存在增加页面数m和输出数据的数目n以提高存储器件的功能的趋势。
在上文，作为常规方法的第一个例子，介绍了不采取任何装置阻止峰值电流和稳定电流增加，用于控制常规器件的页面访问方式操作的措施。提供有阻止电流增加装置的另一种常规的控制措施公开在日本专利申请，第一次公开No.平8-55470和日本专利申请，第一次公开No.平7-211077。这些措施将在下文介绍，简要对比以上第一常规措施，作为第二和第三常规措施。
公开在日本专利申请，第一次公开No.平8-55470的第二常规措施根据访问方式通过在偏置电路中切换反馈型反相器电路的驱动容量，减小电流消耗。
图13为半导体存储器件的结构框图，该存储器件具有四位页方式，作为包括页面访问方式ROM的第二常规例子。第一和第二存储器件的差别在于第二存储器件包括两种类型的反相电路(电路图未示出)，这两种类型的反相器电路在偏置电路中的反馈反相器电路中具有不同的驱动容量，用于放大读出放大器电路110中数字线的电势，并且使用提供在地址缓冲器电路100和读出放大器电路110之间的读出放大器控制电路106，根据访问方式切换读出放大器电路的驱动容量来控制驱动容量。
在所述第二结构中，由于使用正常访问方式进行读取时需要高速读取，在偏置电路中选择具有高驱动能力的反馈型反相器电路；并且由于使用页面访问方式进行读取时不需要高速读取，所以在偏置电路中选择具有低驱动能力的反馈型反相器电路，用于放大读出放大器电路的数字线的电势。
接下来，下文参考图14介绍时序波形。
第二常规例子和第一常规例子的波形之间的差异存在于从读出放大器电路110读取数据SAoutL的预充电操作的完成时间tSAPL内(预充电操作的区域为AI2)，以及在电流波形ISAL的峰值电流I1’和静态电流I2’内(由虚线示出)。完成时间tSAPL可以设定在达到正常访问方式的周期时间tA2的范围内，是由于通过页面访问方式确定页译码信号PSm之前足以完成预充电操作。
因此，在正常访问方式期间，读出放大器电路110中流过的电流ISAPL解释如下。假设AI1为使用正常访问方式从读出放大器电路110读取预充电数据SAoutF的预充电操作区域，且ISAF为电流波形，由于每个数据线的电荷量相等，在AI1和AI2的区域内的电流总量相同，ISAL波形与ISAF有关，为AI1＜AI2，峰值电流I1’和稳态电流I2’变小，且峰值电流减少量ΔI1和稳态电流减少量ΔI2可表示为ΔI1＝I1-I1’，ΔI2＝I2-I2’。
因此，电流波形Ipmax中的峰值电流的最大值表示为Ipmax＝I2+3*I2’。当与第一常规方法相比时，ISAA中峰值电流的减小量ΔIpmax和稳态电流Ismax的减小量ΔIsmax表示为ΔIpmax＝3*ΔI1，ΔIsmax＝3*Ismax。以上关系清楚地显示出由减小电流负载构成的第二器件的结构。
接下来，参考日本专利申请，第一次公开No.平7-211977介绍第三常规例子。第三常规例子不需要总是激活读出放大器电路，由于在正常访问方式时确定来自读出放大器的输出信号，由锁存电路锁存后，控制读出放大器电路转变为非激活状态，以减小电流的消耗量。
图15示出了作为常规ROM的第三个例子的包含4位页方式的半导体存储器件的构成。
第三个例子与第一个例子有几点不同。即，它包括检测地址缓冲器电路100的输出信号ao的转变，并输出一次脉冲信号at的地址转变检测器105(下文称做ATD)，和接收由ATD105输出的一次脉冲信号at的输入信号并输出用于控制读出放大器电路110激活/未激活的读出放大器控制信号SAEB，以及控制锁存电路112的锁存控制信号LAEB。读出放大器控制电路106包括一种逻辑结构，从而可以根据访问方式控制读出放大器电路的激活/未激活。
下文参考图16所示的时序波形图介绍第三个器件。
第三个例子与第一个例子的不同在于读出放大器电路110的激活的时序。在第一常规例子中，当从外部接收控制信号CE的CE缓冲电路101的输出信号CEB为低电平时，读出放大器电路110在正常访问方式(tA2范围内)和页面访问方式(tA3范围内)操作时一直被激活，并且读出放大器电路110只在CE缓冲电路的输出信号CEB为高电平时(tA1和tA4范围内)处于非激活状态。作为对比，在第三常规例子中，读出放大器控制信号SAEB和锁存控制信号LAEB由ATD 105输出，读出放大器控制电路106只激活存储单元矩阵中要读取数据的区域(在这种情况下，低电平为激活状态)。在除正正常访问方式的其它访问方式中(tA1、tA3和tA4范围内)，读出放大器控制信号SAEB和锁存控制信号LAEB使所有的读出放大器电路处于非激活状态。
如上所述，在第三常规例子中包括页面访问方式，读出放大器电路110在正常访问方式下的操作与第一个例子相同，但是在读出放大器输出信号SAoutm后，电路保持等待状态，从而减少电流消耗。
在读出放大器电路110中流动的电流波形显示为图16中的ISA和ISAA。ISA代表对应于一个读出放大器电路110的访问时间的波形，ISAA对应于一个输出的整个访问时间。与第一常规例子类似，由于所述常规例子由与4位页面访问方式具有相同容量的读出放大器电路形成，ISA和ISAA之间的关系可以表示为ISAA＝4*(ISA)，即，ISAA四倍于ISA，波形ISAA和ISA在区域tSAPF’内相同，其中读出放大器电路110处于激活状态。然而，经过激活的区域tSAPF’后，在读出放大器电路110未激活的区域内读出放大器电路110中没有电流流动。因此，与第一和第二常规例子相比，可以进一步地减少电流消耗。
现在，在具有页访问功能的常规半导体存储器件中，由于读出放大器电路同时激活，到达高峰值电流需要的电流斜率变陡，电源电位VCC和地电位GND的波动水平变大，导致噪声容限失真并且读出放大器电路的操作速度降低。当页面数和位数增加时，这种趋势变得非常显著。
这种峰值电流的测量显示在例如日本专利申请，第一次公开No.平8-55470中，在该专利申请中公开了一种在读出放大器电路切换和控制偏置反馈电路的驱动容量用于放大位线电位的读出放大器控制电路。日本专利申请，第一次公开No.平7-211077中公开了另一种读出放大器控制电路，当使用页面访问方式进行读取时可以控制读出放大器电路的未激活。然而，以上测量不足以解决与高峰值电流有关的问题。
因此，本发明的一个目的是提供一种半导体存储器件，当使用正常访问方式操作读出放大器电路时，能够抑制峰值电流，并且在读取时间期间能实现高速访问。
为了在需要激活读出放大器的正常访问方式中减小峰值电流并实现高速访问，本发明提供的半导体存储器件包括具有不同电流容量的两种类型的读出放大器，这两种类型的读出放大器的不同的激活时间由延时线来设定，该延时线能将由ATD产生的一次脉冲信号变为可选宽度的脉冲信号。这样，可以对路由加以选择以传送从使用页解码器电路、读出放大器的存储单元矩阵中读取的数据，以及使用正常访问方式和页面访问方式的锁存选择器，其中该器件具有读出放大器控制电路用来控制读出放大器电路的激活时间。
根据本发明，当读取存储在存储器单元矩阵内的数据时，读出放大器电路具有页访问功能，其在正常访问方式操作中选择具有较早的开始激活时间和大的电流容量的读出放大器电路，在页面访问方式操作中选择具有较晚的开始激活时间和小的电流容量的读出放大器。也就是，在正常访问方式操作中，具有较早的开始激活时间和大的电流容量的读出放大器被选中，在页面访问方式操作中，具有较晚的开始激活时间和小的电流容量的读出放大器被选中。在正常访问方式操作中，由于检测数据的数字线必需进行高速的预充电操作，则选择具有较早的开始激活时间和大电流容量的读出放大器。相对的，由于在页面访问方式操作期间不需要对数字线进行高速的预充电操作，选择具有较晚开始激活时间和小电流容量的读出放大器。
当使用正常访问方式进行读取操作时，具有不同电流容量和不同激活时间的两种读出放大器被激活，在读操作完成和读出的数据锁存到锁存电路后，读出放大器电路随后去激活。
因此，根据本发明的半导体存储器件，通过激活适合于访问方式的读出放大器电路可控制峰值电流和电流消耗。也可以通过抑制电源电压VCC和地电位GND的波动幅度而确保噪声容限和获得读出放大器的高速操作。
通过介绍本发明下面的实施例并结合图示，将对本发明进行更详细的说明。
图1示出了本发明的半导体存储器件的第一实施例的框图。
图2示出了根据本发明第一实施例的半导体存储器件的读出放大器部分的详细结构。
图3为根据本发明第一实施例的半导体存储器件的读出放大器部分的操作说明图。
图4为根据本发明第一实施例的半导体存储器件的读出放大器部分的操作说明图。
图5示出了根据本发明第一实施例的半导体存储器件的读出放大器部分的锁存电路。
图6示出了根据第一实施例的半导体存储器件的操作波形。
图7示出了根据本发明第二实施例的半导体存储器件的读出放大器部分的详细结构。
图8为根据本发明第二实施例的半导体存储器件的读出放大器部分的操作说明图。
图9示出了根据本发明第三实施例的半导体存储器件的读出放大器部分的详细结构。
图10为根据本发明第三实施例的半导体存储器件的读出放大器部分的操作说明图。
图11示出了一种常规半导体存储器件的结构图。
图12为图11所示常规半导体存储器件的操作时序波形图。
图13示出了一种常规半导体存储器件的结构框图。
图14为图13所示常规半导体存储器件的操作时序波形图。
图15示出了一种常规半导体存储器件的结构框图。
图16为图15所示常规半导体存储器件的操作时序波形图。
下面，参考相关的图例说明本发明的优选实施例。(I)第一实施例图1示出了根据本发明第一实施例的具有页面访问方式例如四位页方式的读取电路的ROM的一个例子的框图。
如图所示，该实施例的ROM包括地址缓冲电路100，CE缓冲电路101，存储单元矩阵107，X解码器103，Y解码器104，Y选择器108，ATD(地址传输检测器)105，读出放大器控制电路145，读出放大器选择电路150，读出放大器电路151，锁存选择器152，锁存电路153和输出缓冲器113。
地址缓冲电路100从外部接收地址输入信号AD0到ADn，CE缓冲电路101从外部接收控制信号CE。存储单元矩阵107存储并保持所存储的数据。X解码器103沿字线方向选择数据线。Y解码器104和Y选择器108沿数字线方向选择数据线。ATD 105检测从地址缓冲电路100传输的输出信号ao的转变并输出一次脉冲信号at。
读出放大器控制电路145接收作为输入信号的一次脉冲信号，并输出用来控制读出放大器激活/关闭的具有两种不同时序的读出放大器电路输入信号SAEB和用来控制锁存电路153的锁存控制信号LAEB到具有两种不同容量的读出放大器电路151。读出放大器选择电路150从具有不同容量的两种类型的读出放大器中选择一种读出放大器，用来传输从由Y选择器108选择的存储单元矩阵中的数字信号。
在由读出放大器控制信号145的输出控制信号SAEB对所选择的存储单元矩阵中的数字线预充电操作后，读出放大器电路151具有两种不同的容量来检测从存储单元矩阵中读出的数据。锁存选择器152从具有两种不同的容量的读出放大器电路中选择输出信号。
锁存电路153由用来控制读出放大器控制电路145的输出信号的锁存控制信号LAEB锁存从锁存选择器152输出的信号，并接收在页面访问方式下作为输入信号的地址信息的输出信号，将用于页选择的页面解码器102的输出信号选择的输出信号输出到随后的输出缓冲器113。输出缓冲器113通过输出端114输出读出的数据。上述的读出放大器选择电路150，读出放大器电路151，锁存选择器152和锁存电路组成了读出放大器电路部分123。
图2示出了读出放大器电路部分123对应于图1所示框图的一个输出的详细结构。
如图2所示，读出放大器电路151包括四个具有大电流容量并可适应高速操作要求的读出放大器200(SAF0-SAF3)和四个具有低电流容量但不要求高速操作的读出放大器201(SAL0-SAL3)。激活/关闭这些具有不同电流容量的读出放大器电路200和201、激活和关闭这些具有不同电流容量的读出放大器电路200和201由读出放大器控制电路145的输出信号SABF 0-3和SABL来控制(参看图1)。
下面，说明读出放大器电路部分123的工作过程。读出放大器电路部分123具有这样的逻辑结构，用来控制两种类型的读出放大器电路200和201的从读出放大器控制电路145输出的信号SABF 0-3和SABL只在正常访问方式操作期间被激活，并且，读出放大器控制电路145还输出另外的信号，用于提前或延迟激活开始时间和激活结束时间也就是改变激活期的时间宽度。因此，读出放大器除了在正常访问方式操作时以外，均不被激活(等待方式和页面访问方式)。
图3显示了在每种访问方式中读出放大器的控制信号以及每个读出放大器电路的工作状态(读出放大器由低电平信号激活)。如图所示，所有的四个具有小电流容量的读出放大器201(SAL0-3)在正常访问方式期间通常都被激活(O表示激活状态，X表示关闭状态)，因为读出放大器控制电路145的输出信号通常输入到读出放大器电路201上。
然而，读出放大器控制电路145具有仅使四个具有大电流容量的读出放大器200(SAF0-3)中的一个处于激活状态的逻辑结构，其它三个处于关闭状态，这是由于读出放大器控制电路145的输出信号独立的直接连接到读出放大器200上。
另外，还具有一种逻辑结构，在等待方式和页面访问方式下，使读出放大器控制电路145的输出信号SAEBF0-3被锁定为高电平，而与输入的地址信号电平无关；因此，两种类型的读出放大器电路200和201在等待方式和页面访问方式期间一直保持关闭状态。
图4示出了将被输入到读出放大器选择电路150和锁存选择器152上，用来从具有不同的电流容量的两种类型的读出放大器电路200和201中选择传输路径的页面解码器102的输出信号。页面解码器102包括基于如该表所示的真值表。
而且，构成本系统使来自锁存选择器152的输出信号输入到锁存电路153’，而这是由读出放大器控制电路145产生的两个锁存信号LAEBF和LAEBF中的任意一个控制的。由输出信号PSmT和PSmB(m＝0，1，2，3)选择两个锁存信号中的任意一个，由页面解码器102选择的数据由锁存电路153’输出。图5示出了实现以上逻辑结构的实际的锁存电路的一个例子。
接下来，参考图6示出的波形图介绍四位页面访问方式的读取操作。
下面介绍区别本方法与常规方法的两个点。第一个点表现在读出放大器的控制方法中，其通过切换和控制偏置反馈电路的驱动容量以放大读出放大器电路中数字线电位，第二个点表现在控制读出放大器电路151的激活时间的方法中。
即，本器件与常规的器件不同之处在于本发明的读出放大器电路151包括具有不同电流容量的两种读出放大器200和201，并且读出放大器电路151产生两种类型的读出放大器控制信号，用于激活具有不同电流容量的两种读出放大器200和201中的任意一个。
本器件的特征在于在正常访问方式(tA2区)中，当检测地址缓冲器电路100的输出信号ao的转变时，ATD105输出一次脉冲信号at，将读出放大器的激活启动时间提前，这是由于有必要在正常访问方式中以高速读取读出放大器。此外，本器件的特征还在于数据被确定并且这些数据由锁存信号LAEBF锁存后，设定信号SAEBFm(m＝0，1，2，3)快速关闭读出放大器，以减少电流消耗。应该注意此时选择每个具有大电流容量的读出放大器。
本器件的优选特点还在于由于读出放大器不必在页面访问方式操作中以高速读取进行操作，因此读出放大器电路的激活启动时间延时，此外设定读出放大器控制信号SAEBL和锁存控制信号LAEBL1以延时读出放大器电路的激活时间，只要页面访问方式操作中的访问速度不超过页面访问方式操作中的访问速度tPAC，并且在页面访问方式操作中选择小电流容量的控制读出放大器电路。
下文介绍在一个读出放大器中流动的电流的电流波形ISA。
首先，介绍当在页面访问方式操作中从存储单元阵列读取数据并且将得到的数据输出到外部时的波形ISAF(波形由实线显示)。
在正常访问方式从存储单元阵列读取数据的情况中，由于选择了能高速处理和具有提前激活启动时间的控制信号SAEBFm(m＝0，1，2，3)的读出放大器200，含有趋于峰值电流I1的大电流流动，这是因为数字线的预充电与控制读出放大器电路200的激活同时发生。
峰值电流I1与数字线的预充电速度AI1成正比，如果预充电速度变高，那么峰值电流变大。此外，数字线的预充电操作完成后，持续电流I2流动，由锁存电路153’锁存后，电流流动停止并伴有未激活。
接下来，介绍波形ISAL(由实线显示)，其中使用页面访问方式操作中从存储单元阵列读取数据并且将得到的数据输出到外部。
使用页面访问方式从存储单元阵列读取数据的情况中，不必高速操作，因此选择具有小电流容量和具有滞后启动时间的控制信号SAEBL的读出放大器201。因此，趋于峰值电流I1’的电流流动，这是由于数字线(读出放大器输出信号SAoutL中由对角线形成阴影的区域)的预充电操作与控制读出放大器电路200的激活同时操作开始。峰值电流值I1’小于峰值电流I1，即，I1＞I1’，这是由于此时数字线的预充电操作通过与具有较大电流容量的读出放大器200相比具有较小电流容量的读出放大器201进行。
预充电操作完成后，持续电流I2’流动，由锁存电路153锁存后，电流流动停止并伴有未激活。持续电流I2’小于持续电流I2，即，I2＞I2’，这是由于此时数字线的预充电操作通过具有较小电流容量的读出放大器201进行。
对预充电区AI1和AI2而言，流经具有不同电流容量的两种类型读出放大器200和201的电流总和是一样的，这是因为每一选中的数字线的电荷量是一样的。
电流波形ISAA表示在读出放大器中对应于一个输出的流动的电流，该波形ISAA为一个读出放大器200中流动的电流ISAF和四个读出放大器201中流动的总电流ISAL的总和。本发明的一次输出的电流波形与常规器件的不同之处在于与常规的波形相比，本波形需要2到3倍更长的时间达到峰值Ipmax。即，设计本发明使电流的斜率，每单位时间Δt的ΔISAA(即，ΔISAA/Δt)约为常规器件斜率的1/2到1/3。即，通过优化读出放大器的激活时间和读出放大器的电流容量可以减少电流的斜率，每单位时间Δt的ΔISAA(即，ΔISAA/Δt)。(II)第二实施例图7示出了本发明的第二实施例的电路，显示了对应于图1的电路图所示的一个输出的读出放大器部分124的详细结构。
以上第一实施例包括四个具有大电流容量用于高速处理的读出放大器200和四个具有低电流容量用于非高速处理的读出放大器201，其中通过读出放大器控制电路145的输出信号SAEBF0-3和SAEBL控制所述读出放大器200和201每个的激活/关闭。当读出放大器激活时，包括一个具有大电流容量的读出放大器200和四个具有低电流容量的读出放大器201的五个读出放大器激活。
与之相对照，通过包括一个具有大电流容量的读出放大器200(SAF)和四个具有低电流容量的读出放大器201(SAL0-SAL3)的结构构成根据第二实施例的系统，其中这五个读出放大器200和201的激活/关闭由读出放大器控制电路145的输出信号SAEBF和SAEBL控制，并控制根据第二实施例的系统，当处于激活状态时，与第一实施例的情况类似，包括一个具有大电流容量的读出放大器200和四个具有低电流容量的读出放大器201的五个读出放大器激活。
图8示出了在每个访问方式中读出放大器控制电路(读出放大器由L电平信号激活)产生的信号类型和各读出放大器的激活/关闭状态的表格。如图8所示，由于提供一种在等待方式和页面访问方式时终止电流流动的逻辑结构，输出信号SAEBF和SAEBL固定在高电平，而与地址输入信号AD0和AD1的电平无关，具有不同电流容量的的两种类型的读出放大器维持在未激活状态，与第一实施例类似。
然而，根据第二实施例，在正常访问方式操作中，与第一实施例相对比时，提供一种趋于减少半导体存储器件的芯片尺寸的逻辑结构，以便能够进行使用一个具有大电流容量的读出放大器和四个具有低电流容量的读出放大器的操作，也能够使用一个信号控制读出放大器200而不是用于具有低电流容量的四个读出放大器的控制信号，这意味着读出放大器200的数目和用于读出放大器200的控制信号由4减少到1。这可以通过使读出放大器200读取数据的输出和输入路线统一的读出放大器选择器157和锁存选择器155实现。这种情况的操作与第一实施例的相同，因此省略了介绍。(III)第三实施例图9示出了本发明的第三实施例的电路，显示了对应于图1的电路图中一个输出的读出放大器部分的详细结构。
在本发明的第一和第二实施例中，包括一个具有大电流容量的读出放大器200和四个具有低电流容量的读出放大器201的总共五个读出放大器200操作。然而，虽然电路结构与第二实施例的相同，但在本发明的第三实施例中，形成电路结构以使输出信号SAEBL0-3独立地输入到低电流容量的三个读出放大器201中。
图10示出了在各读出放大器的各种访问方式和激活/关闭状态中读出放大器控制电路的控制信号的类型。
如图中所示，在正常访问方式操作中激活的四个读出放大器之中(O代表激活状态，×表示未激活状态)，由于读出放大器控制电路145的输出信号SAEBL0-3独立地输入到读出放大器201中(SAL0-SAL3)，在正常访问方式中读取的一个读出放大器处于未激活状态，其它三个读出放大器处于激活状态。
具有大电流容量的读出放大器200(SAF)总是由读出放大器控制电路145的输出信号SAEBF激活。因此，由总共四个读出放大器进行操作，包括一个具有大电流容量的读出放大器200和三个具有低电流容量的读出放大器201，由此，减少对应于具有小电流容量的一个读出放大器201的电流可以得到峰值电流的减少。
当在等待方式和页面访问方式中操作时，由于提供一种读出放大器控制电路145其可将控制信号SAEBF和SAEB0-3固定在高电平的逻辑结构，与而与地址输入信号AD0和AD1的电平无关，与第一和第二实施例类似，具有不同电流容量的的所有两种类型的读出放大器200和201维持在未激活状态。这种情况的电流波形由图6中的虚线显示，当与第一和第二实施例得到的实线所示的波形ISAA相比时，图6中虚线所示的波形清楚地显示出对应于一个读出放大器201的那部分峰值电流减少。
能够设置本发明的半导体存储器件，通过优化读出放大器的激活时间和在正常访问方式它的电流容量将局部的电流斜率每单位时间Δt的ΔISAA(即，ΔISAA/Δt)减小到常规值的1/2到1/3，以便可以控制峰值电流、朝向峰值的电流斜率和电流消耗。因此，可以抑制电源电位和地电位的波动级别，从而可以稳固噪声容限并实现读出放大器操作的高速访问。
权利要求
1.一种提供有页面访问方式的半导体存储器件，包括多个存储单元；Y选择器，用于在多个数字线中选择一个或多个数字线；多个读出放大器电路，用于放大通过所述Y选择器读取的数据；选择器，用于在所述多个读出放大器中选择一个读出放大器，并将该读出放大器电路的数据传输到输出缓冲器；以及控制电路，用于控制所述多个读出放大器电路和所述选择器；其特征在于所述器件还包括在正常访问操作中使用的读出放大器，其尺寸上与所述多个读出放大器不同，用于检测在正常访问操作中读取的数据；以及在页访问操作中使用的读出放大器，用于检测在页访问操作中读取的数据；其中所述控制电路进行切换以激活正常访问操作中的所述读出放大器。
2.根据权利要求1的半导体存储器件，其中用于检测在正常访问操作中读取数据的所述正常访问读出放大器的驱动容量设定在高电平。
3.根据权利要求1的半导体存储器件，其中用于检测在页访问操作中读取数据的所述页访问读出放大器的驱动容量设定在低电平。
4.根据权利要求1的半导体存储器件，其中所述器件还包括用于页访问操作的所述读出放大器，其数目与用于正常访问操作读出放大器的数目相同并提供有相同数目的页面数；读出放大器选择器，其中所述控制电路选择并激活要在正常访问方式操作中激活的读出放大器。
5.根据权利要求1的半导体存储器件，其中所述器件还包括用于正常访问操作的一个读出放大器、用于页访问操作的读出放大器，其数目与页面数相同；读出放大器选择器，其中所述控制电路选择并切换要在正常访问方式操作中激活的读出放大器。
6.根据权利要求1的半导体存储器件，其中通过启动正常访问方式操作确定检测的数据后，控制所述控制电路以在多个锁存电路之中通过译码电路和选择器选择一个锁存电路并将数据传输到输出缓冲器。
7.根据权利要求4的半导体存储器件，其中所述控制电路仅激活在用于正常访问方式操作的读出放大器之中和用于页面访问方式操作的读出放大器之中所选择的读出放大器。
8.根据权利要求1的半导体存储器件，其中，所述控制电路使用于正常访问方式操作的读出放大器的激活启动时间相对于用于页面访问方式操作的读出放大器的激活启动时间发生漂移。
9.根据权利要求1的半导体存储器件，其中，所述控制电路使用于正常访问方式操作的读出放大器的激活完成时间相对于用于页面访问方式操作的读出放大器的激活完成时间发生漂移。
10.根据权利要求1的半导体存储器件，其中所述控制电路在页面访问方式操作中设定激活完成时间，只要页访问速度不减小。
11.根据权利要求1的半导体存储器件，其中通过判断数据是用于正常访问方式操作的读出放大器还是用于页面访问方式操作的读出放大器，所述控制电路控制和选择锁存电路。
全文摘要
提供一种半导体存储器件,在正常访问方式下能抑制读出放大器的峰值电流,并能实现高速访问,其包括两种读出放大器以及控制激活启动和完成时间的读出放大器控制电路。根据访问方式,读出放大器的激活启动和完成时间由读出放大器控制电路使其漂移,可以将ATD产生的一次脉冲信号修改为可选的脉冲宽度,改变在正常访问方式中得到数据的传输路径,通过页面解码器、读出放大器选择电路和锁存选择器选择的路径传输页面访问方式中得到的数据。
文档编号G11C16/06GK1206918SQ98103458
公开日1999年2月3日 申请日期1998年7月30日 优先权日1997年7月30日
发明者铃木宏一 申请人:日本电气株式会社