专利名称：半导体存储器的制作方法
技术领域：
本发明涉及用于在计算机及其他设备中存储数据的半导体存储器。
现有技术中的半导体存储器的典型结构的轮廓是四个存储单元阵列形成在靠近矩形半导体芯片的四个角的位置，用于输出地址数据的Y地址缓冲器形成在芯片的中部。每个存储单元阵列与Y地址译码器和数据放大器连接，上述Y地址译码器根据Y地址数据选通存储单元阵列中的存储单元并读出存储在其中的数据，上述数据放大器放大通过Y地址译码器读出的数据并将其输出到用于将放大过的数据提供到外部电路的输出电路。由于输出电路位于半导体芯片的侧端，输出电路与位于半导体芯片右侧的存储单元阵列间的连线的长度不可避免地与输出电路与位于半导体芯片左侧的存储单元间的连线的长度不同。因此，引起从位于半导体芯片的右侧或左侧的存储单元发出的数据的时间上的差异。换句话说，位于右侧的存储单元阵列的存取时间与位于左侧的不同。这是一个急待消除的缺陷。
本发明是在上述背景下做出的，本发明的目的在于不必在设计电路布局时作过多的改动，即可提供具有减少了存取时间的半导体存储器。
根据本发明的特征，所述半导体器件包括多个存储单元阵列；用于输出地址数据的地址缓冲器；地址译码器，该译码器分别与所述多个存储单元阵列连接，根据地址数据选通存储单元阵列中的存储单元并读出储存在其中的数据，放大器，该放大器分别放大数据并将放大结果作为输出数据输出，启动电路，该启动电路分别输出启动信号用于启动放大器，
用于将输出数据输出到外部电路的输出电路所述多个存储单元阵列，所述地址缓冲器，所述地址译码器，所述放大器，所述启动电路和所述输出电路分别形成在同一半导体芯片上；连接在远离所述输出电路的存储单元阵列上的地址译码器与所述地址缓冲器间连线的长度短于连接在靠近所述输出电路的存储单元阵列上的地址译码器与所述地址缓冲器间连线的长度。
本发明将结合附图进行详细的解释。
图1是显示现有技术中的半导体存储器的结构的电路图，图2是用于说明现有技术中的半导体存储器的操作的时序图，图3是根据本发明的第一实施例的半导体存储器的结构的电路图，图4是用于说明根据本发明的第一实施例的半导体存储器的操作的时序图，图5是根据本发明的第二实施例的半导体存储器的结构的电路图，图6是用于说明根据本发明的第二实施例的半导体存储器的操作的时序图，图7是根据本发明的第三实施例的半导体存储器的结构的电路图，图8是用于说明根据本发明的第三实施例的半导体存储器的操作的时序图。
在对本发明的优选实施例中的半导体存储器进行描述之前，前面所提到的现有技术中的半导体存储器将参照附图1和2进行解释。
图1示出了在现有技术中的半导体存储器中的电路块的布局。
如图所示，引脚阵列位于半导体存储器的中心线上。也即，数据终端(以下称为DQ)引脚阵列36位于半导体存储器的左侧，地址引脚阵列37在右侧。
存储单元阵列，E、F、G和H位于DQ引脚阵列36和地址引脚阵列37的两边。Y地址缓冲器33位于芯片的近中心部分。从地址缓冲器33输出的信号200输入到Y地址译码器23和24，用于在数据读出或写入存储单元阵列G和H的情况下控制其中的存储单元的Y地址，上述存储单元阵列G和H位于地址阵列的两侧，从地址缓冲器33输出的信号200也输入到Y地址译码器21和22，用于在数据读出或写入存储单元阵列E和F的情况下控制其中的存储单元的Y地址，上述存储单元阵列E和F位于DQ引脚阵列的两侧。
另外，在芯片上，设有数据放大器25、26、27和28，用于放大从存储单元阵列E、F、G和H读出的数据，和用于生成信号的电路块29、30、31和32，所述信号分别启动数据放大器25、26、27和28。由电路块29生成的数据放大启动信号202输入到数据放大器25。由电路块30生成的数据放大启动信号204输入到数据放大器26。
由电路块31生成的数据放大启动信号206输入到数据放大器27。由电路块32生成的数据放大启动信号207输入到数据放大器28。由数据放大器25、26、27和28生成的信号经过读-写总线，并通过输出电路34输出到DQ管脚。
下面，将参照图2对现有技术中的半导体存储器的操作进行说明。图2用于说明从存储单元阵列E和G中的存储单元读数据的时序图。从Y地址缓冲器33输出的信号200在t101时刻输入到位于地址引脚阵列一侧的Y地址译码器23和位于DQ引脚阵列一侧的Y地址译码器21。由于Y地址缓冲器33几乎位于芯片的中心部分，尽管由于连线的电阻和电容被延迟，信号200还是几乎在同时被输入到Y地址译码器21和23。
Y地址译码器21和23分别对信号200进行译码，通过译码信号启动设置在其中的Y开关，读出存储在存储单元阵列E和G中的存储单元的数据并将它们输出到数据放大器25和27。由于生成数据放大启动信号的电路块29和31，几乎同时被启动，数据放大器25和27分别在t100时刻被启动，放大从存储单元阵列E和G中的存储单元读出的数据，并将它们输出到读-写总线。输出电路34将从存储单元阵列E和G中的存储单元读出的数据输出到DQ管脚。
但是，在上述现有技术中的半导体存储器中，因为数据放大器27和输出电路34间的连线长度比数据放大器25和输出电路34间的连线长，由于数据在连线上由连线的电阻和电容而引起的，从存储单元阵列G中的存储单元读出的数据到达输出电路34比从存储单元阵列E中的存储单元读出的数据到达的晚，由此对芯片的读取时间产生了不良影响。如图2所示，从存储单元阵列E读出的数据在t102时刻输出到DQ管脚而从存储单元阵列D读出的数据在t103时刻输出到DQ管脚。
以下，将参照附图对本发明的优选实施例进行描述。图3是根据本发明的第一实施例的半导体存储器的结构的电路图。如图中所示，DQ引脚阵列16位于芯片Q的左边，地址引脚阵列17位于芯片Q的右边。存储单元阵列A、B、C和D分别位于DQ引脚阵列16和地址引脚阵列17的两边。
Y地址缓冲器13位于的地址引脚阵列17的一侧，并输出用于控制Y地址译码器3和4和电路块15的信号100。Y地址译码器3和4在数据读出或写入存储单元阵列C和D的情况下，分别控制存储单元阵列C和D中的存储单元的Y地址，上述存储单元阵列C和D位于地址引脚阵列17的一侧。电路块15根据信号100输出一个信号101到Y地址译码器1和2。
Y地址译码器1和2在数据读出或写入存储单元阵列A和B的情况下，根据信号101分别控制位于PD引脚阵列16一侧的存储单元阵列A和B的Y地址。数据放大器5、6、7和8分别放大从存储单元阵列A、B、C和D读出的数据。电路块9、10、11和12分别生成数据放大启动信号102、104、106和107。
由电路块9生成的数据放大启动信号102输入到延时电路DL1，从延时电路DL1输出的信号103输入到数据放大器5。由电路块10生成的数据放大启动信号104输入到延时电路DL2，从延时电路DL2输出的信号105输入到数据放大器6。由电路块11生成的数据放大启动信号106输入到数据放大器7。由电路块12生成的数据放大启动信号107输入到数据放大器8。经过数据放大器5、6、7和8放大的信号表示成读-写总线信号108并通过输出电路14输出到DQ管脚(DQ引脚阵列)。
下面，第一优选实施例的操作将参照附图3和4进行描述。图4是用于描述在数据从存储单元阵列A和C中的存储单元中读出的情况下的时序图。首先，描述读出存储在存储单元阵列C中的存储单元中的数据。
在t1时刻，电路块9和11分别生成数据放大启动信号102和106。
在t2时刻，Y地址缓冲器13输出信号100到Y地址译码器3。由于Y地址缓冲器13位于地址引脚阵列17的一侧，Y地址缓冲器13和Y地址译码器3间的连线的长度较短，连线的电阻和电容对信号100的影响不太大。
Y地址译码器3将输入信号100译码，通过经译码的信号启动设置于其内部的Y开关，从存储单元阵列C中的存储单元中读出数据。然后，Y地址译码器3将读出的数据输出到数据放大器7。在这时，数据放大器7由数据放大启动信号106启动，将从存储单元阵列C中的存储单元中读出的数据放大，输出放大的数据到读-写总线信号108。由此，在t6时刻，输出电路14将从存储单元阵列C中的存储单元中读出的数据输出到PQ管脚。
下面，描述读出存储在存储单元阵列A中的存储单元中的数据。
在t2时刻，Y地址缓冲器13输出信号100到电路块15。在时刻t4，电路块15将输入信号缓冲并输出到Y地址译码器1作为信号101。Y地址译码器1通过输入信号101启动设置于其内部的Y开关，从存储单元阵列A中的存储单元中读出数据。
Y地址译码器1将从存储单元阵列A中的存储单元中读出的数据输出到数据放大器5。从电路块9输出的数据放大启动信号102在时刻t1输入到延时电路DL1。延时电路DL1将所输入的数据放大启动信号102延时并在t3时刻输出信号103。
因此，信号103在从存储单元阵列A中的存储单元中读出数据的同时启动数据放大器5。然后，数据放大器5将从数据存储单元阵列A中的存储单元中读出的数据放大并将其作为读-写总线信号输出到输出电路14。由此，在t5时刻，输出电路14将从存储单元阵列A中的存储单元中读出的数据输出到PQ管脚。如图4所示，t5与t6基本相等。
数据放大器5的输出端与输出电路14的输入端间的连线长度由存储单元A和引脚间的位置决定。因此，数据放大器5和输出电路14间的连线长度不可避免与数据放大器7和输出电路14间的连线长度不同。结果，从数据放大器5和7发出的数据的延时时间的差异在输出电路14中产生。
在本发明中，有关读出在存储单元阵列C中的数据，Y地址缓冲器13设置在地址引脚阵列17的一侧，换句话说，在存储单元阵列C一侧，以使设置在Y地址译码器3内的Y开关尽早被启动并且在地址引脚阵列17一侧的数据早于存储单元A中的数据被读出。
另一方面，在存储单元阵列A中的数据被读的情况下，尽管信号由于在从Y地址缓冲器13到地址译码器1的路径上的连线的电阻和电容的原因被延时，由于信号在电路块15被缓冲和整形并且数据放大器5和输出电路14间的读-写总线长度较短，因此对芯片的存取时间没有引起不良影响。尽管以上没有进行描述，在数据从存储单元阵列B和D读出的情况下，也能够取得相似的效果。
如上所述，根据本发明，通过设定位于地址引脚阵列17一侧的Y地址缓冲器13，存储在位于地址引脚阵列17一侧的存储单元阵列C中的数据与现有技术中的半导体存储器相比，能够更早地的读出。通过改变数据放大器5的启动的时刻，从存储单元阵列A和C读出的数据能够几乎同时输出到输出电路14。
尽管以上已经参照附图对本发明的实施例进行了详细的描述，但是具体的结构将不受到上述实施例的限制，在本发明实质内容范围内的改良结构也包括在本发明的范围内。
例如，将对具有如图5所示的结构的半导体存储器芯片R作为本发明的第二实施例进行描述。
在图中，DQ引脚阵列56位于芯片的左边，地址引脚阵列57在右边。存储单元A1、B1、C1和D1分别位于DQ引脚阵列56和地址引脚阵列57的两边。Y地址缓冲器53位于地址引脚阵列57的一侧，并输出信号110到Y地址译码器43和44和Y地址译码器41和42。
Y地址译码器43和44在数据被读出和写入的情况下，分别根据输入信号110控制存储单元阵列C1和D1中存储单元的Y地址，上述存储单元阵列C1和D1位于地址引脚阵列57的一侧。另外，Y地址译码器41和42在数据被读出和写入的情况下，分别根据输入信号110控制存储单元阵列A1和B1中存储单元的Y地址，上述存储单元阵列A1和B1位于地址引脚阵列56的一侧。
数据放大器45、46、47和48分别放大从对应的存储单元阵列A1、B1、C1和D1读出的数据。电路块49输出数据放大启动信号112到延时电路DL11用于启动数据放大器45。电路块50输出数据放大启动信号114到延时电路DL12用于启动数据放大器46。
电路块51输出数据放大启动信号116到数据放大器47用于启动数据放大器47。电路块52输出数据放大启动信号117到数据放大器48用于启动数据放大器48。延时电路DL11将输入的数据放大启动信号112延时并将其作为信号113输出到数据放大器45。延时电路DL12将输入的数据放大启动信号114延时并将其作为信号115输出到数据放大器46。输出电路54通过数据放大器45、46、47和48将放大过的信号输出到DQ管脚。
根据本发明的第二优选实施例的半导体存储器的操作将参照图5和图6进行描述。图6是用于描述从存储单元阵列A1和C1中的存储单元中读数据的时序图。首先，对从存储单元阵列C1中的存储单元读数据进行描述。
在t10时刻，电路块49和51分别输出数据放大启动信号112和116。
在t11时刻，Y地址缓冲器53输出信号110到Y地址译码器43。由于Y地址缓冲器53位于地址引脚阵列57的一侧，Y地址缓冲器53和Y地址译码器43间的连线间的长度较短。因此，连线的电阻和电容对信号110的影响不是很大。
Y地址译码器43将输入的信号110译码并通过经译码的信号启动设置于其内部的Y开关。于是，Y地址译码器43读出存储在存储单元阵列C1中的存储单元的数据并将读出的数据输出到数据放大器47。数据放大器47通过在t10时刻输出的数据放大启动信号116启动。
于是，数据放大器47将从存储单元阵列C1中的存储单元中读出的数据放大并将其作为读-写总线信号118输出到输出电路54。结果，在t14时刻，输出电路54将从存储单元阵列C1中的存储单元中读出的数据输出到DQ管脚。
下面，描述读出存储在存储单元阵列A1中的存储单元中的数据。
在t11时刻，Y地址缓冲器53输出信号110到Y地址译码器41。于是，地址译码器41将所输入的信号110译码，并通过经译码的信号启动设置于其内部的Y开关。Y地址译码器41读出存储在存储单元阵列A1中的存储单元中的数据并将读出的数据输出到数据放大器45。
在t10时刻，电路块49输出数据放大启动信号112到延时电路DL11，延时电路DL11将所输入的数据放大启动信号112延时并在t12时刻，将其作为信号113在从存储单元阵列A1中的存储单元中读出数据的的同时输出。
数据放大器45通过输入其中的信号113启动，将从存储单元阵列A1中的存储单元读出的数据放大并将放大过的数据输出到输出电路54。结果，在t13时刻，输出电路54将从存储单元阵列A1中的存储单元中读出的数据输出到DQ管脚。如图6所示，t13与t14基本相同。
数据放大器45和输出电路54间的连线长度不可避免地与数据放大器47和输出电路54间的连线长度不同。因此，在输出电路54上，引起从数据放大器45和47发出的数据在时间上的差异。在本发明中，Y地址缓冲器53设置在地址引脚阵列57的一侧，换句话说，在存储单元阵列C1一侧，以使设置在Y地址译码器43内的Y开关尽早被启动并且在地址引脚阵列57一侧的数据与现有技术相比较早的被读出。
另一方面，在存储单元阵列A1中的存储单元中的数据被读出的情况下，尽管信号由于从Y地址缓冲器53到Y地址译码器的路径上的连线的电阻和电容的原因被延迟，由于数据放大器45和输出电路54间的读-写总线的长度较短，不会对芯片的存取时间产生不良的影响。尽管，以上没有进行描述，在从存储单元阵列B1和D1中读出数据的情况下也能够取得类似的效果。
下面，如图7所示的在芯片S上的半导体存储器将作为本发明的第三实施例进行描述。图7是根据本发明的第三实施例的半导体存储器的结构的电路图。DQ引脚阵列76位于芯片S的左侧，地址引脚阵列77位于芯片S的右侧。存储单元阵列A2、B2、C2和D2位于DQ引脚阵列76和地址引脚阵列77之间。
Y地址缓冲器73位于地址引脚阵列77的一侧，并输出信号120到Y地址译码器63和64。Y地址译码器63和64在数据被读出或写入的情况下，分别通过所输入的信号120控制存储单元阵列C2和D2中的存储单元的Y地址，上述存储单元阵列C2和D2位于地址引脚阵列77的一侧。类似地，Y地址缓冲器73输出信号120到Y地址译码器61和62。Y地址译码器61和62在数据被读出或写入的情况下，分别通过所输入的信号120控制存储单元阵列A2和B2中的存储单元的Y地址，上述存储单元阵列C2和D2位于地址引脚阵列77的一侧。
数据放大器65、66、67和68分别放大从存储单元阵列A2、B2、C2和D2读出的数据。电路块69输出数据放大启动信号122到延时电路DL21用于启动数据放大器65。电路块70输出数据放大启动信号124到延时电路DL22用于启动数据放大器66。
电路块71输出数据放大启动信号126到数据放大器67用于启动数据放大器67。电路块72输出数据放大启动信号127到数据放大器68用于启动数据放大器68。延时电路DL21将所输入的数据启动信号122延时并将其作为信号123输出到数据放大器65。
延时电路DL22将所输入的数据启动信号124延时并将其作为信号125输出到数据放大器66。输出电路74将分别由数据放大器65、66、67和68放大的数据输出到DQ管脚。
下面，根据本发明的第三优选实施例的半导体存储器的操作将参照附图7和8进行描述。图8是数据从存储单元阵列A2和C2中的存储单元中读出的情况下的时序图。首先，描述读出存储在存储单元阵列C2中的存储单元中的数据。
在t21时刻，电路块69输出数据放大启动信号122到延时电路DL21。同时，电路块71输出数据放大启动信号126到Y地址译码器67。
在t22时刻，Y地址缓冲器73输出信号120到Y地址译码器63。由于Y地址缓冲器73位于地址引脚阵列77的一侧，Y地址缓冲器73与Y地址译码器63间的连线的长度较短。因此，连线的电阻和电容对信号的影响不很大。
Y地址译码器63将所输入的信号120译码并通过经译码的信号启动设置于其内部的Y开关。于是，Y地址译码器63读出存储在存储单元阵列C2中的存储单元中的数据并将读出的数据输出到数据放大器67。数据放大器67由数据放大启动信号126启动，上述信号在t21时刻从电路块71输出。
于是，数据放大器67将存储单元阵列C2中的存储单元中读出的数据放大并将其作为读-写总线信号128输出到输出电路74。结果，输出电路74在t25时刻将从存储单元阵列C2中的存储单元中读出的数据输出到DQ管脚。
下面，描述从存储单元阵列A2中的存储单元中的读出数据。在t22时刻，Y地址缓冲器73输出信号120到Y地址译码器61。Y地址译码器61将所输入的信号120译码，并通过经译码的信号启动设置于其内部的Y开关。于是，Y地址译码器61读出存储在存储单元阵列A2中的存储单元中的数据并将读出的数据输出到数据放大器65。
另外，在t21时刻，电路块69输出数据放大启动信号122到延时电路DL21。延时电路DL21将所输入的信号122延时并在t23时刻在从存储单元阵列A2中的存储单元中读出数据的同时将其作为信号123输出到数据放大器65。
数据放大器65由所输入的信号123启动，将从存储单元阵列A2中的存储单元中读出的数据放大并将其作为读-写总线信号128输出到输出电路74。结果，在t24时刻，输出电路74将从存储单元阵列A2中的存储单元中读出的数据输出到DQ管脚。如图8所示，t24与t25几乎在同一时刻。
数据放大器65与输出电路74间的连线的长度与数据放大器67与输出电路74间的连线的长度不同。因此，引起从数据放大器65和67输出的数据在输出电路上的时间的差异。在本发明的本实施例中，Y地址缓冲器73位于地址引脚阵列77的一侧，换句话说，在存储单元阵列C2一侧，以使设置于Y地址译码器63内的Y开关尽早被启动并使得位于地址引脚阵列一侧的数据与传统技术中的半导体存储器相比较早的被读出。
另一方面，在存储单元阵列A2中的存储单元中的数据被读出的情况下，尽管信号由于从地址缓冲器73到Y地址译码器61的路径上的连线的电阻和电容的原因被延迟，由于数据放大器65和输出电路74间读-写总线连线的长度较短，由此对芯片的读取时间产生了不良影响。尽管以上没有进行描述，在数据从存储单元阵列B2和D2中读出的情况下，也能取得类似的效果。
尽管从第一实施例到第三实施例都是以Y地址信号进行的描述，但是本发明也可以应用到其它类信号。
根据本发明，由于用于输出地址数据的地址缓冲器，用于选通存储单元阵列中存储单元并从其中读取数据的地址译码器，用于放大数据并输出放大结果作为放大数据的放大器，用于输出启动信号用于启动放大器的启动电路和用于输出数据到外部电路的输出电路均形成在半导体芯片的表面上，地址缓冲器和与远离输出电路的存储单元阵列连接的地址译码器间的连线的长度短于地址缓冲器和其它的与靠近输出电路的存储单元阵列连接地址译码器间的连线的长度，所以，从远离输出电路的存储单元中用于读取数据的存取时间减少。
根据本发明，由于用于将启动信号延时的延时电路插在放大器和启动电路之间，上述放大器用于放大从与位于输出电路附近的存储单元阵列结合的地址译码器输出的数据，上述启动电路用于启动上述放大器，所以，位于输出电路附近的和较远的存储单元阵列的存取时间能够取得一致。
根据本发明，由于缓冲器插在地址缓冲器和与位于输出电路附近的存储单元阵列相结合的地址译码器之间，所以，尽管在地址缓冲器和上述的地址译码器间的连线长度较长且连线的电阻和电容增加的情况下，地址数据的传输时间能够减少。
权利要求
1．半导体存储器，包括多个存储单元阵列；用于输出地址数据的地址缓冲器；地址译码器，该地址译码器分别与所述的多个存储单元阵列相连接，根据所述地址数据选通所述存储单元阵列中的存储单元并读出存储在其中的数据；放大器，该放大器分别将所述数据放大并输出所放大的数据作为输出数据结果；启动电路，该电路输出启动信号用于启动所述放大器；和输出电路，用于将所述输出数据输出到外部电路；其特征在于所述多个存储单元阵列，所述地址缓冲器，所述地址译码器，所述放大器，所述启动电路和所述输出电路分别形成在同一半导体芯片上；连接在远离所述输出电路的存储单元阵列上的地址译码器与所述地址缓冲器间连线的长度短于连接在靠近所述输出电路的存储单元阵列上的地址译码器与所述地址缓冲器间连线的长度。
2．根据权利要求1所述的半导体存储器，其特征在于用于将所述启动信号延时的延时电路分别插入在所述放大器和所述启动电路之间。
3．根据权利要求2所述的半导体存储器，其特征在于用于将代表所述地址数据的信号的波形整形的缓冲器分别插入在所述地址缓冲器和连接在靠近输出电路的所述存储单元阵列相结合的所述地址译码器之间。
全文摘要
本发明的多个存储单元阵列、地址缓冲器、地址译码器,放大器,启动电路和输出电路分别形成在同一半导体芯片上;连接在远离所述输出电路的存储单元阵列上的地址译码器与所述地址缓冲器间连线的长度短于连接在靠近所述输出电路的存储单元阵列上的地址译码器与所述地址缓冲器间连线的长度。
文档编号G11C8/10GK1233057SQ9910586
公开日1999年10月27日 申请日期1999年4月23日 优先权日1998年4月23日
发明者延时知子, 三根浩二 申请人:日本电气株式会社