一种带有自检测电路的读出电路及控制方法
【技术领域】
[0001]本发明涉及半导体领域，具体地，本发明涉及一种带有自检测电路的读出电路及控制方法。
【背景技术】
[0002]电可擦可编程只读存储器(EEPROM, Electrically Erasable ProgrammableRead-Only Memory)作为一种掉电后数据不丢失的存储芯片，具有非挥发性、可字节擦除和编程速度快(<10ms)的优点，对EEPROM编程无需将EEPROM从系统中移出，从而使存储和刷新数据(或编程)非常方便、有效、可行。EEPROM还使得通过无线电或导线进行远距离编程成为可能，消除了 EEPROM的紫外光透光窗口，封装成本低，而且测试简单，得到广泛应用。
[0003]读出电路是存储器设计中不可缺少的一部分，读出电路在很大程度上决定了存储器的读取时间这一重要参数。而存储器单元的电流会随着制造工艺的漂移而漂移，同时随着存储器位数的增多，读出电路的个数也相应增加，在整个芯片中分布得更广，也就更容易受到工艺制造过程中的一些不良影响。
[0004]现有的解决方案，如图1所示，MO为充电管，受信号预充电(Pre_Charge)控制，当该读取电路开始工作时，预充电(Pre_charge)信号为一段低脉冲,此时电源电位VDD通过MO为第一节点A充电，使得第一节点A电位升高；随着第一节点A电位的升高，B点的电位逐渐降低，晶体管M3管子导通，此时第一节点A受到一个上拉电流的上拉作用，此电流的大小由Ml和M2管决定；若此时解码到的EEPROM单元为擦写后的单元，即此单元的阈值开启电压很高，EEPROM单元中没有电流流过，则第一节点A电位为高，相应此时的Out为“I”;若解码到的EEPROM单元为编程后后的单元，即此单元的阈值开启电压很低，则EEPROM单元中有电流流过，将第一节点A的电压下拉，相应此时的Out为“0”，对应的时序图如图2所示。
[0005]所述读取电路虽然可以很好地控制对第一节点A的充电，但是由于在该读取电路中没有检测电路，容易造成误充电现象，而且该读取电路的充电速度较慢，将导致读取电路的读取速度慢，不能满足高度读取的需求，因此需要对现有的读取电路进行改进，以便消除上述弊端。
【发明内容】
[0006]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0007]本发明提供了一种带有自检测电路的读出电路，包括预充电电路和控制电路，所述预充电电路和所述控制电路连接于第一节点A，用于对存储器单元进行充电，其特征在于，所述读出电路还包括检测电路，所述检测电路和所述预充电电路连接于所述第一节点A ；
[0008]所述检测电路包括第三非门X3、第四非门X4、第一与非门X5、第六非门X6、第一触发器X7和第八非门X8 ；
[0009]其中，所述第三非门X3的输入端连接于第一节点A，所述第三非门X3的输出端与所述第四非门X4的输出端连接于第三节点C，所述第四非门X4的输出端与第一触发器X7的时钟信号输入端连接于第四节点D，所述第一触发器X7的反相复位端连接于所述第八非门X8的输出端,所述第八非门X8的输入端连接于第一信号端,所述第一触发器X7的输出端QN连接于所述第一与非门X5的一输入端,所述第一与非门X5的另一输入端连接于第一读取端，所述第一与非门X5的输出端连接于所述第六非门X6的输入端,所述第一与非门X5还连接于所述第三节点C。
[0010]作为优选，所述第四非门X4的输出端连接于第一触发器X7时钟信号端CP。
[0011]作为优选，所述读出电路还包括重设电路，所述重设电路设置和所述预充电电路连接于第一节点A。
[0012]作为优选，所述重设电路包括第四晶体管M4，所述第四晶体管M4的源极连接于所述第一节点A，所述第四晶体管M4的源极的栅极连接于第一信号端，述第四晶体管M4的漏极接地。
[0013]作为优选，所述控制电路包括第一非门X1、第二与非门X2，其中所述第一非门Xl的输入端连接于所述第一节点A，所述第一非门Xl的输出端连接于所述第二与非门X2的一输入端，所述第二与非门X2的另一输入端连接于第一读取端,所述第二与非门X2的输出端连接于输出信号端。
[0014]作为优选，所述预充电电路包括充电晶体管MO，所述充电晶体管MO的源极连接于电源电位VDD，所述充电晶体管MO的漏极连接于所述第一节点A，所述充电晶体管MO的栅极连接于预充电信号。
[0015]作为优选，所述充电晶体管MO为P型或者N型充电管。
[0016]作为优选，所述预充电电路还包括第一晶体管Ml、第二晶体管M2和第三晶体管M3 ；
[0017]其中，所述第一晶体管Ml和所述第二晶体管M2组成镜像电路，所述第一晶体管Ml的源极、所述第二晶体管M2的源极均连接于电源电位VDD，所述第一晶体管Ml的栅极连接于所述第二晶体管M2的栅极，所述第一晶体管Ml的漏极连接于所述第三晶体管M3的源极，所述第二晶体管M2的漏极连接于参考电流，所述第三晶体管M3的漏极连接于所述第一节点A，所述第三晶体管M3的栅极与所述第一非门Xl的输出端连接于第二节点B。
[0018]本发明还提供了一种上述的电路的控制方法，包括:
[0019]步骤(I)将所述第一信号端置于高电平，所述预充电信号为低电平，充电晶体管MO关闭；
[0020]步骤(2)将所述第一信号端由高电平变为低电平，第一读取端的信号从低电平变为高电平，使得所述预充电电路进行充电的动作，以对所述存储器单元进行充电；
[0021 ] 步骤(3)控制所述第一节点A的电位高于第三非门X3的反转电压V3，将预充电信号变为低电平，使得充电晶体管MO)关闭，完成预充电过程；
[0022]同时，降低所述第二节点B)的电位，从而使所述第三晶体管M3)导通，所述第一非门Xl的反转电压为VI，控制V3>V1，以保证在所述第三晶体管M3导通之后再关闭充电晶体管MO。
[0023]作为优选，所述步骤(I)包括:
[0024]将所述第一信号端变为高电平，将第一节点A变为低电平，将所述第一触发器X7的输出端QN变为高电平，所述第一读取信号变为低电平，所述预充电信号变为低电平，使得充电晶体管MO关闭。
[0025]作为优选，所述步骤(2)包括:
[0026]作为优选，所述第一读取端的信号从低电平变为高电平，所述第一与非门X5三个输入端信号变为高电平，预充电信号变为高电平，使得充电晶体管MO开启，通过电源电位VDD为第一节点A充电。
[0027]作为优选，在充电过程中，将所述第四节点D由低电平变为高电平，将所述第一触发器X7的输出端QN端的电位由高电平变为低电平，将预充电信号锁定在低电平状态，避免在预充电结束后，线路再出现充电的状态。
[0028]作为优选，所述步骤(2)包括:
[0029]提高所述第一节点A电平，到达所述第三非门X3的反转电压V3，使得所述预充电信号变为低电平，使得充电晶体管MO关闭，预充电过程结束。
[0030]作为优选，所述步骤(3)包括:
[0031 ] 将所述第一节点A电平提高至所述反转电压Vl，第二节点B的电平降低，导致第三晶体管M3导通，使得所述第一节点A电平通过所述第三非门Xl和所述第三晶体管M3被钳制住。
[0032]本发明中为了解决现有技术中存在的各种问题，对读取电路进行了改进，通过在读取电路中设置检测电路，实现对所述预充电过程的检测，通过第三非门X3的反转来检测第一非门Xl反转的这种方式，可以大大节省对第一节点A的充电时间，从而相应地减少整个电路的读取时间。在整个充电过程中，第四节点D的电位从O到1，第一触发器X7的输出端QN端的电位从I到O,从而将预充电(Pre_charge)信号锁定在O状态,避免在预充电结束后，线路再出现充电的状态。
【附图说明】
[0033]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0034]图1为现有技术中读取电路的电路图；
[0035]图2为现有技术中读取电路读取过程中的时序图；
[0036]图3为本发明一【具体实施方式】中的读取电路的电路图；
[0037]图4为本发明一【具体实施方式】中的读取过程中高电平的时序图；
[0038]图5为本发明一【具体实施方式】中的读取过程中低电平的时序图。
【具体实施方式】
[0039]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行