与所述行译码器201连接，所述第一晶体管B漏极端连接至所述写驱动模块205 ;在该实施方式下，所述行译码器201选中与所述第一晶体管B的栅极端相连的字线，并配合利用第二列选通管203选中目标轨道所对应的读写装置23 ；
[0145]优选地，在进行写操作时，可一并参考图4，所述控制方法还可以包括:
[0146]控制所述存储阵列的写驱动模块205向所述存储阵列的第一端口 a和所述存储阵列的第二端口 b提供电压，使得所述第一端口 a上的电压与所述第二端口 b上的电压存在电压差；通过所述电压差向所述存储阵列中的存储单元200写入正压差信号或负压差信号。
[0147]优选地，在进行读操作时，可一并参考图5，所述控制方法还可以包括:
[0148]针对于选中的读写装置23，放大模块206对被读出的电信号进行放大；由于放大模块206与缓存区207相连，每一位数据被读出后被存入缓存区207。
[0149]另容易想到的是，如图4和图5所示，若所述第二端口 b与所述第一晶体管B的漏极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B源极端连接至所述写驱动模块205，对目标轨道的写操作和读操作控制步骤可参考上述相关描述，此处不再具体阐述。
[0150]应该理解的是，如图3至图5所示，仅以存储阵列中包含4个存储单元200为例，对存储阵列进行选通移位操作、写操作和读操作进行分析说明，但不构成对本发明的限定。另容易想到的是，所述第一晶体管B、第二晶体管C和第三晶体管D亦可替换为与之功能类似的晶体三极管，而替换的晶体三极管的各端口与其它器件的连接方式，与第一晶体管B、第二晶体管C和第三晶体管D类似，此处不再详述。
[0151]由上述可知，本发明实施例提供了一种存储阵列的控制方法，所述存储阵列中的存储单元200采用列选通管(第一列选通管202和第二列选通管203)、列译码器204和行译码器201等连接在一起，并通过对列选通管、列译码器204和行译码器201等器件模块的控制完成对存储单元200的选通、移位和读写操作，减少整个存储阵列的功耗，同时也提升了存储容量。
[0152]在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
[0153]所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
[0154]在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
[0155]所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
[0156]另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
[0157]所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括:U盘、移动硬盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM, Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
[0158]以上对本发明实施例所提供的一种存储阵列、存储器及存储阵列控制方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在【具体实施方式】及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制。
【主权项】
1.一种存储阵列，其特征在于，包括: 两个以上存储单元、与所述两个以上存储单元连接的行译码器、与所述两个以上存储单元连接的第一列选通管和第二列选通管、多个开关管、与所述第一列选通管和所述第二列选通管连接的列译码器，其中，所述多个开关管包括第一开关管、第二开关管和第三开关管; 所述存储单元包括磁性轨道，所述磁性轨道包括第一存储区域、第二存储区域、以及设置于所述磁性轨道底部的读写装置，所述第一存储区域的顶部端口与阴极总线相连，所述第二存储区域的顶部端口与阳极总线相连，其中，所述读写装置包括第一端口和第二端口，所述第一存储区域底部设置有第三端口，所述第二存储区域底部设置有第四端口 ； 对于一个所述存储单元，所述第一端口与所述第二列选通管相连，所述第二端口通过所述第一开关管与所述行译码器相连，所述第三端口通过所述第二开关管连接至所述第一列选通管和所述行译码器，所述第四端口通过所述第三开关管连接至所述第一列选通管和所述行译码器； 通过对所述阴极总线、所述阳极总线、所述行译码器与所述第一列选通管的控制，选通进行操作的存储单元和输入使存储单元中数据进行移位操作的移位信号；通过对所述行译码器与所述第二列选通管的控制，选通进行操作的存储单元的读写装置和输入对存储单元中数据进行读写操作的读写信号。
2.根据权利要求1所述的存储阵列，其特征在于，所述存储阵列还包括: 写驱动模块、放大模块、与所述写驱动模块和所述放大模块相连的缓存区； 所述开关管为金属-氧化物-半导体MOS结构的晶体管，其中，所述第一开关管为第一晶体管，所述第二开关管为第二晶体管，所述第三开关管为第三晶体管； 对于一个所述存储单元，所述第二端口与所述第一晶体管的源极端连接，所述第一晶体管的栅极端与所述行译码器连接，所述第一晶体管的漏极端连接至所述写驱动模块，或者，所述第二端口与所述第一晶体管的漏极端连接，所述第一晶体管的栅极端与所述行译码器连接，所述第一晶体管的源极端连接至所述写驱动模块； 所述第三端口与第二晶体管的源极端连接，所述第二晶体管的栅极端与所述行译码器连接，所述第二晶体管的漏极端连接至所述第一列选通管；所述第四端口与第三晶体管的源极端连接，所述第三晶体管的栅极端与所述行译码器连接，所述第三晶体管漏极端连接至所述第一列选通管，或者，所述第三端口与第二晶体管的漏极端连接，所述第二晶体管的栅极端与所述行译码器连接，所述第二晶体管的源极端连接至所述第一列选通管；所述第四端口与第三晶体管的漏极端连接，所述第三晶体管的栅极端与所述行译码器连接，所述第三晶体管源极端连接至所述第一列选通管。
3.根据权利要求2所述的存储阵列，其特征在于: 所述写驱动模块，用于向所述第一端口和所述第二端口提供电压，使得所述第一端口上的电压与所述第二端口上的电压存在电压差，通过所述电压差向所述存储单元写入正压差信号或负压差信号； 所述放大模块用于当所述存储单元进行读操作时，对读出的电信号进行放大； 所述缓存区用于当所述存储单元进行读操作时，存储所述存储单元中被读出的数据。
4.根据权利要求1至3任一项所述的存储阵列，其特征在于，所述存储阵列还包括: 与所述第一列选通管相连的读写控制模块，所述读写控制模块用于将所述使存储单元中数据进行移位操作的移位信号输入所述第一列选通管，以使所述第一列选通管将所述移位信号输入至存储单元。
5.根据权利要求1至3任一项所述的存储阵列，其特征在于，所述存储阵列还包括: 与所述缓存区相连的输入输出模块，所述输入输出模块用于将存储于所述缓存区的数据进行输入输出。
6.一种存储器，其特征在于，包括存储阵列，所述存储阵列采用如权利要求1至5任一项所述的存储阵列。
7.一种存储阵列控制方法，其特征在于，应用于如权利要求1至5任一项所述的存储阵列，所述方法包括: 通过对阴极总线、阳极总线以及所述存储阵列的行译码器与所述存储阵列的第一列选通管的控制，控制选通进行操作的存储单元，并向选通的存储单元输入使其存储区域的数据进行移位操作的移位信号； 通过对所述行译码器与所述存储阵列的第二列选通管的控制，控制选通进行操作的存储单元的读写装置，并向选通的读写装置输入对存储单元中数据进行读写操作的读写信号。
8.根据权利要求7所述的控制方法，其特征在于，所述方法还包括: 控制所述存储阵列的写驱动模块向所述存储阵列的第一端口和所述存储阵列的第二端口提供电压，使得所述第一端口上的电压与所述第二端口上的电压存在电压差； 通过所述电压差向所述存储阵列中的存储单元写入正压差信号或负压差信号。
【专利摘要】本发明实施例公开了一种存储阵列、存储器及存储阵列控制方法，减少整个存储阵列的功耗，提升存储容量。存储阵列包括：存储单元，其存储区域顶部端口分别与阴极总线、阳极总线相连，其读写装置包括第一端口和第二端口，其存储区域包括第三端口和第四端口，对于一个存储单元，第一端口与第二列选通管相连，第二端口通过第一开关管与行译码器相连，第三端口通过第二开关管连接至第一列选通管和行译码器，第四端口通过第三开关管连接至第一列选通管和行译码器；通过对阴极总线、阳极总线、行译码器与第一列选通管的控制，选通存储单元和输入进行移位操作的信号；通过对行译码器与第二列选通管的控制，选通读写装置和输入进行读写操作的信号。
【IPC分类】G11C5-06
【公开号】CN104795086
【申请号】CN201410028573
【发明人】傅雅蓉, 赵俊峰, 王元钢, 杨伟, 林殷茵, 杨凯
【申请人】华为技术有限公司, 复旦大学
【公开日】2015年7月22日
【申请日】2014年1月21日