用于对存储器单元进行编程的系统和方法
【专利说明】用于对存储器单元进行编程的系统和方法
[0001]相关申请的交叉引用
[0002]本申请要求2013年2月5日提交的美国非临时专利申请N0.13/759，310的优先权，该非临时申请的内容通过援引全部明确纳入于此。
[0003]领域
[0004]本公开一般涉及对存储器单元进行编程。
[0005]相关技术描述
[0006]技术进步已产生更小且更强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括小型、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)以及寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络来传达语音和数据分组。此外，许多此类无线电话包括被纳入于其中的其他类型的设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，此类无线电话可处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些无线电话可包括显著的计算能力。
[0007]无线电话和其他电子设备内的电路系统可以使用一次性可编程(OTP)器件来编程和存储数据值。OTP器件可以通过在该器件内的晶体管(诸如互补金属氧化物半导体(CMOS)晶体管)的源极、漏极和/或沟道区域处创建栅极氧化物击穿来编程数据值。在施加读电压时，栅极氧化物击穿使电流能够在晶体管的栅极与晶体管的源极/漏极区域之间流动，而不可编程器件将呈现基本上为O或非常小的栅极到源极/漏极电流。
[0008]栅极氧化物击穿位置相对于源极、漏极和沟道区域的变化可以影响因氧化物击穿所导致的电阻量。例如，沟道区域处的氧化物击穿可以导致较大的双极电阻，而或源极区域或漏极区域处的氧化物击穿可以导致较小的线性电阻。
[0009]在氧化物击穿之后，可以向晶体管施加读电压以检测用于沟道击穿的读电流。然而，在栅极氧化物击穿之后向OTP器件施加读电压以读取所存储的数据值时，如果该读电压对应于用于沟道区域中的击穿的读电压(即，用于补偿较大电阻的较大读电压)，则晶体管的源极和漏极区域可能过应力。使晶体管的源极和漏极区域过应力可能导致晶体管故障并且可能增大晶体管的漏泄电流。OTP器件可以在反型模式(即，激活沟道)中操作，并且可以使用感测放大器(SA)来单向感测逻辑值。
[0010]概述
[0011]公开了用于对存储器单元进行编程的系统和方法。一次性可编程(OTP)器件包括可编程晶体管。该可编程晶体管可以通过在该可编程晶体管的栅极与该可编程晶体管的源极/漏极之间创建导电路径(即，栅极氧化物或栅极电介质击穿)来编程。例如，栅极与源极/漏极之间的电压差可以超过击穿电压，因此在栅极与源极/漏极之间创建导电路径。为了创建导电路径，可以向栅极施加栅极电压，并且可以向源极/漏极施加源极/漏极电压。通过向晶体管的阱施加大致等于栅极电压的电压来防止在可编程晶体管的沟道区域处发生击穿。由于源极或漏极交叠区域中的OTP击穿(即，导电路径)，OTP器件可以因线性低击穿电阻而在双向感测放大器(SA)模式中操作并且可以不需要开启沟道。
[0012]在特定实施例中，一种方法包括在包括交叠区域和沟道区域的半导体晶体管结构处创建击穿状况。该击穿状况通过以下操作来创建:使半导体晶体管结构的栅极与交叠区域之间的第一电压差超过半导体晶体管结构的击穿电压，而同时将此栅极与沟道区域之间的第二电压差维持在小于击穿电压。
[0013]在另一特定实施例中，一种装置包括P型一次性可编程(OTP)器件。该P型OTP器件包括存取晶体管和半导体晶体管结构。该半导体晶体管结构包括漏极交叠区域和沟道区域。该沟道区域具有η型阱掺杂特性并且漏极交叠区域耦合至存取晶体管。半导体晶体管结构的击穿状况指示所存储的数据值。
[0014]在另一特定实施例中，一种方法包括向存取晶体管的源极施加编程电压。存取晶体管的漏极耦合至半导体晶体管结构的源极区域。该方法进一步包括向半导体晶体管结构的栅极施加第一电压并且向半导体晶体管结构的(阱)端子施加第二电压以对该半导体晶体管结构的沟道区域进行偏置。第一电压和第二电压基本上相等或者比栅极电介质击穿电压小得多。
[0015]由所公开的至少一个实施例提供的一个特定优点在于，能够减少因使可编程半导体晶体管结构的源极和/或漏极区域过应力而导致的该半导体晶体管结构的漏泄电流的量。本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括下述章节:附图简述、详细描述以及权利要求。
[0016]附图简述
[0017]图1是被偏置以在栅极与交叠区域之间生成可编程击穿状况的半导体晶体管结构的特定解说性实施例的示图；
[0018]图2是可操作用于在半导体晶体管结构处创建击穿状况的电路的特定解说性实施例的示图；
[0019]图3是图2的半导体晶体管结构的特定解说性实施例的示图；
[0020]图4是可操作用于在半导体晶体管结构处创建击穿状况的电路的特定解说性实施例的另一不图；
[0021]图5是图4的半导体晶体管结构的特定解说性实施例的示图；
[0022]图6是用于在半导体晶体管结构处创建击穿状况的方法的特定实施例的流程图；
[0023]图7是用于在半导体晶体管结构处创建击穿状况的方法的特定实施例的另一流程图；
[0024]图8是包括可操作用于在半导体晶体管结构处创建击穿状况的组件的无线设备的框图；以及
[0025]图9是用于制造包括可操作用于在半导体晶体管结构处创建击穿状况的组件的电子设备的制造过程的特定解说性实施例的数据流图。
[0026]详细描述
[0027]参照图1，示出了被偏置以在栅极与交叠区域之间生成可编程击穿状况的半导体晶体管结构100的特定解说性实施例。示出了半导体晶体管结构100的横截面图以及半导体晶体管结构100的俯视图。在特定实施例中，半导体晶体管结构100可以包括P型金属氧化物半导体(PMOS)晶体管或者P型高k栅极电介质金属栅极晶体管。在另一特定实施例中，半导体晶体管结构100可以包括η型金属氧化物半导体(NMOS)晶体管或者η型高k栅极电介质金属栅极晶体管。
[0028]半导体晶体管结构100包括栅极106、源极/漏极区域108、以及阱112 ( S卩，沟道区域)。电介质107将栅极106与源极/漏极区域108以及阱112分开。电介质107可以是由具有高介电常数的材料构成的绝缘层。交叠区域108a可以对应于源极/漏极区域108在栅极106和电介质107下面延伸的特定区域。与具有高掺杂浓度的源极/漏极区域108不同，交叠区域108可以具有低掺杂浓度。例如，如果用N+浓度来掺杂源极/漏极区域108，则与NMOS的源极/漏极区域108的其余区域相比，交叠区域108a可以具有低掺杂N+浓度。作为另一示例，如果用P+浓度来掺杂源极/漏极区域108，则与PMOS的源极/漏极区域108的其余区域相比，交叠区域108a可以具有低掺杂P+浓度。栅极106可以与源极/漏极区域108的类型相同或者可以与源极/漏极区域108的类型相反，即，NMOS栅极类型可以是N+、N、或P型金属栅极，并且PMOS栅极类型可以是P+、P或N型金属栅极。
[0029]半导体晶体管结构100进一步包括间隔层109，间隔层109被配置成将源极/漏极区域108与栅极106分开。阱112对应于半导体晶体管结构100中植入金属氧化物半导体场效应晶体管(MOSFET)(即，PMOS晶体管或NMOS晶体管)的区域。阱112可以具有与源极/漏极区域108相反的掺杂特性。例如，当源极/漏极区域108具有P+浓度时，阱112可以具有N-浓度。作为另一示例，当源极/漏极区域108具有N+浓度时，阱112可以具有P-浓度。沟道区域可以在阱112内在源极/漏极区域108与位于栅极106的相对端处的第二源极/漏极区域(未示出)之间形成。例如，可以在阱112内形成将源极/漏极区域108与第二源极/漏极区域相连接的沟道(即，导电路径)。
[0030]半导体晶体管结构100进一步包括浅沟槽隔离区105，浅沟槽隔离区105提供隔离并且防止毗邻半导体器件组件之间的电流漏泄。例如，半导体晶体管结构100可以是存储器中的多个毗邻半导体晶体管结构之一，每个半导体晶体管结构对应于单个存储器单元。浅沟槽隔离区105可以防止(来自存储器中的另一半导体晶体管结构的)电流漏泄影响图1中所示的半导体晶体管结构100。半导体晶体管结构100进一步包括基板113。在基板113内形成阱112和浅沟槽隔离区105。存储器中的多个毗邻半导体晶体管结构的各组件也可以在基板113内形成。在特定实施例中，基板113可以用P-浓度来掺杂。
[0031 ] 在操作期间，可以通过使栅极106与交叠区域108a之间的第一电压差超过半导体晶体管结构100的栅极电介质107的击穿电压来在半导体晶体管结构100处创建击穿状况124。击穿状况124对应于通过栅极106与交叠区域108a之间的电介质107的击穿(即，创建了导电路径)。可以通过将栅极106与沟道区域(S卩，阱112)之间的第二电压差维持在小于半导体晶体管结构100的击穿电压来防止在栅极106与阱112之间创建导电路径。
[0032]击穿状况124可以对应于在包括半导体晶体管结构100的一次性可编程(OTP)器件处编程(和读取)的逻辑值。例如，在特定实施例中，击穿状况124的创建可以对应于OTP器件存储逻辑“I”值，而不是逻辑“O”值。在替换实施例中，击穿状况124的创建可以对应于OTP器件存储逻辑“O”值，而不是逻辑“I “值。
[0033]在第一特定实施例中，半导体晶体管结构100可以包括匪OS晶体管，并且可以用N+浓度来掺杂源极/漏极区域108，用较低的N+浓度来掺杂交叠区域108a。如关于图2_3所解释的，在这一特定实施例中，击穿状况124可以对应于NMOS晶体管处的编程操作。可以经由第一字线130向栅极106施加栅极电压，并且可以经由流过存取晶体管的电流131来向源极/漏极区域108(并且因此向交叠区域108a)施加编程电压。编程电压将通过存取晶体管来施加并且可以通过存取晶体管的阈值电压来减小，如关于图2所解释的。经由电流131施加的编程电压大于经由第一字线130施加的栅极电压。如关于图2-3进一步解释的，在这一特定实施例中，可以通过经由阱标记线(未示出)向NMOS晶体管的主体(即，向阱112)施加阱电压来将栅极106与阱112之间的第二电压差维持在小于半