半导体器件、半导体系统和操作半导体器件的方法
【专利说明】半导体器件、半导体系统和操作半导体器件的方法
[0001]相关申请的交叉引用
[0002]本申请要求2014年5月19日提交的申请号为10-2014-0059618的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]本专利文件涉及半导体器件、半导体系统，以及操作半导体器件的方法。
【背景技术】
[0004]芯片上系统(SoC)是在一个半导体集成电路中合并入各种功能模块的技术，所述各种功能模块诸如CPU(中央处理单元)、存储器、接口、数字信号处理电路和模拟信号处理电路。SoC的应用实例包括计算机系统、电子系统和针对各种电子设备制造的集成电路(1C)。
[0005]通过并入与处理器、多媒体、图形化、接口和安全相关联的各种功能，SoC正在开发更复杂的系统。如果发展SoC技术，可以减小芯片在电路板上占据的空间。因此，产品的尺寸可以显著减小，且可以消除由芯片之间在网络化中(否则将被单独安装)的冲突所产生的噪声。另外，可以避免用于分离的芯片之间的信号传输的功率消耗，且制造成本可以降低。
[0006]这样的SoC正被使用在信息通信设备和各种其他电子设备中，且近来，它们已被应用于诸如智能电话和平板PC等的便携设备。在使用电池的便携设备中，在确定电池寿命方面，功率消耗是电池主导因素。因此，在仍实现具有所需要性能的芯片的同时最小化功率消耗是重要的。由于性能(处理速度)和功率消耗在半导体电路中具有权衡关系，所以基于特定的应用来适当地在性能和功率消耗之间保持平衡是重要的。
[0007]正在研究的用来满足针对SoC的性能优化且功率消耗最小化这两个需求的技术之一是DVFS (动态电压频率调整)技术。DVFS技术控制半导体电路的频率和电压。随着半导体电路中的时钟信号频率结合高电压电源而增加时，半导体电路的操作速度增加，且功率消耗也增加。相反地，随着时钟信号频率降低且电压电平和电源电压降低时，半导体电路的操作速度降低，且功率消耗也降低。
【发明内容】
[0008]各种实施例针对一种半导体器件、半导体系统和半导体器件的操作方法，所述半导体器件可以确定其操作速度且稳定地保持确定操作速度的因素(诸如操作电压和操作频率)，无论其操作环境上的变化如何。
[0009]另外，各种实施例针对一种半导体器件、半导体系统以及半导体器件的操作方法，所述半导体器件可以通过优化其操作速度来保证高操作速度且最小化功率消耗。
[0010]在一个实施例中，一种半导体器件可以包括:码发生块，适于通过延迟从外部输入的参考时钟来产生输出时钟，基于比较参考时钟和反馈时钟的相位的结果来控制输出时钟的延迟值，以及产生对应于输出时钟的延迟值的第一控制码；电压发生块，适于产生具有对应于第一控制码的电压电平的内部电压；时钟发生块，适于产生具有对应于第一控制码的频率的内部时钟；以及反馈延迟块，适于通过将输出时钟延迟对应于第二控制码的延迟值来产生反馈时钟。
[0011]在一个实施例中，一种半导体系统可以包括:控制器，适于产生外部电压、夕卜部时钟和第一外部控制码至第N外部控制码，其中，N是大于I的自然数；以及第一半导体器件至第N半导体器件，每个适于:通过延迟外部时钟来产生输出时钟，基于比较外部时钟和反馈时钟的相位的结果来控制输出时钟的延迟值，以及产生具有对应于输出时钟的延迟值的电压电平的内部电压和具有对应于输出时钟的延迟值的频率的内部时钟，其中，反馈时钟是通过将输出时钟延迟由第一外部控制码至第N外部控制码之中的对应的外部控制码所确定的延迟值而产生的。
[0012]在一个实施例中，一种操作半导体器件的方法可以包括:施加外部控制码；将通过延迟参考时钟而产生的输出时钟延迟对应于外部控制码的延迟值，且产生反馈时钟；通过比较参考时钟和反馈时钟的相位来控制输出时钟的延迟值，且产生对应于输出时钟的延迟值的内部控制码；以及产生具有对应于内部控制码的电压电平的内部电压，以及具有对应于内部控制码的频率的内部时钟。
[0013]在一个实施例中，一种半导体系统可以包括:控制器，适于产生外部时钟和多个外部控制码；以及多个半导体器件，所述多个半导体器件中的每个适于产生内部控制码，以及通过比较外部时钟和反馈时钟来控制内部控制码，通过将外部时钟延迟由内部控制码所确定的第一延迟值来产生输出时钟，以及通过将输出时钟延迟由所述多个外部控制码中的对应一个所确定的第二延迟值来产生反馈时钟，其中，所述多个半导体器件中的每个产生具有对应于内部控制码的电压电平的内部电压，以及具有对应于内部控制码的频率的内部时钟。
[0014]根据实施例，如果半导体器件的操作速度被确定，则对操作速度产生影响的因素(诸如操作电压和操作频率)可以经由反馈结构来稳定地保持。
[0015]另外，根据实施例，由于半导体器件的操作速度是基于工作负荷而确定的，所以可以以保证高操作速度且最小化功率消耗的方式来优化半导体器件的操作速度。
【附图说明】
[0016]图1是根据一个实施例的半导体器件的配置图。
[0017]图2是在图1中示出的反馈延迟块的配置图。
[0018]图3A至图3D是解释在图1中示出的半导体器件的操作的图。
[0019]图4是根据一个实施例的半导体系统的配置图。
[0020]图5是解释根据一个实施例的操作半导体器件的方法的流程图。
【具体实施方式】
[0021]以下将参照附图详细描述各种实施例。然而，本发明可以以不同形式实施，且不应该被解释为局限于本文所列实施例。更确切地，提供这些实施例，使得本公开将充分和完整，且将向本领域的技术人员全面地传达本发明的范围。在本公开中，相似的附图标记在本发明的各附图和实施例中表示相似的部分。
[0022]在附图中，为了便于说明，部件的厚度和长度被夸大。在以下描述中，已知的相关功能和组成的详细解释可能被省略，以避免不必要地模糊本发明的主题。此外，“连接/耦接”表示一个部件与另一个部件直接耦接，或经由另一个部件间接耦接。在本说明书中，只要未在句中特意提及，单数形式可以包括复数形式，且反之亦然。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或添加一个或更多个部件、步骤、操作和元件。
[0023]图1是根据一个实施例的半导体器件的配置图。
[0024]如在图1中所示，半导体器件可以包括码发生块110、电压发生块120、时钟发生块130、反馈延迟块140和内部电路150。半导体器件的目标操作速度可以通过从外部输入的第二控制码C0DE2来控制。
[0025]以下将参照图1描述半导体器件。
[0026]码发生块110延迟从外部输入的参考时钟RCLK，且产生输出时钟0CLK。输出时钟OCLK的延迟值基于将参考时钟RCLK的相位和反馈时钟FBCLK的相位进行比较的结果来控制。另外，码发生块110产生与输出时钟OCLK的延迟值相对应的第一控制码C0DE1。码发生块110利用从半导体器件的外部输入的外部电压VEXT来操作。外部电压VEXT表示不受半导体器件的内部操作环境上的变化影响的电压。半导体器件的内部操作环境可以表示，例如，半导体器件中的PVT(工艺、电压和温度)条件。因此，码发生块110的操作不受半导体器件的操作环境上的变化影响。
[0027]第一控制码CODEl可以包括多比特信号。第一控制码CODEl可以具有与输出时钟OCLK的延迟值相对应的二进制值。例如，如果输出时钟OCLK的延迟值增加，则第一控制码CODEl表示的二进制值也可以增加，以及如果输出时钟OCLK的延迟值减小，则第一控制码CODEl表示的二进制值也可以减小。反之，输出时钟OCLK的延迟值和第一控制码CODEl表示的二进制值可以彼此成反比。
[0028]对于这样的操作，码发生块110可以包括延迟部111、相位比较部112和码控制部113。延迟部111延迟参考时钟RCLK且产生输出时钟0CLK。延迟部111的延迟值响应于第一控制码CODEl而确定。例如，如果第一控制码CODEl的值增加，则延迟部111的延迟值也可以增加，以及如果第一控制码CODEl的值减小，则延迟部111的延迟值也可以减小。反之，第一控制码CODEl的值和延迟部111的延迟值可以彼此成反比。
[0029]相位比较部112将参考时钟RCLK和反馈时钟FBCLK的相位进行比较，且输出比较结果UP/DN。码控制部113响应于相位比较部112的比较结果UP/DN而控制第一控制码CODEl的值。
[0030]在反馈时钟FBCLK的相位早于参考时钟RCLK的相位时，相位比较部112输出使延迟部111的延迟值增加的比较结果UP/DN。码控制部113响应于这样的比较结果UP/DN而增加第一控制码CODEl的值。相反地，在反馈时钟FBCLK的相位晚于参考时钟RCLK的相位时，相位比较部112输出使延迟部11