专利名称：化合物半导体叠层构造体、霍尔元件和霍尔元件的制造方法
技术领域：
本发明涉及化合物半导体叠层构造体和使用该构造体的化合物半导体霍尔元件，还有其制造方法。更详细地，本发明涉及将InAs等作为活性层的叠层型化合物半导体的霍尔元件，本发明的目的是提供电子迁移率和薄膜电阻高，并且温度特性优越的量子阱型化合物半导体叠层体和使用这种叠层体的高灵敏度/低电力消耗，并且温度特性也优越的磁传感器。
另外，本发明涉及使用霍尔元件的适用于便携式设备的各种装置。
背景技术：
一般，霍尔元件用于电动机的旋转控制、位置检测、磁场检测，用于无刷电动机和非接触开关、电流传感器等的广泛的领域中。
近年来，以便携式电话和便携式信息终端、笔记本型个人计算机为代表的便携式设备的普及是异常显著的，而且正在开展将霍尔元件组入到这些便携式设备等中的应用。另外，在汽车等的技术领域中正在广泛地使用霍尔元件。
例如，可以举出将霍尔元件用作指示器件的情况。这是通过用磁传感器检测安装在输入部位的磁铁的运动，读取输入方向和移动量的器件。具有这种构造的指示器件的特征是，对于输入信息仅是方向的按钮式指示器，能够输入方向和量这样的更详细的信息。
另外，也可以举出作为用于安装在便携式设备上的盖子的开闭开关的传感器的用途。即，该传感器是将磁铁配置在本体侧和盖子的某一方，将霍尔元件配置在另一方，由磁铁接近时或远离时的磁场变化检测开闭的传感器。使用这种霍尔元件的开闭开关的特征是，与具有簧片开关等的接点的开闭开关比较，因为是非接触式的所以寿命是半永久的。
进一步，为了用方位传感器读取地磁场也可以使用霍尔元件。
作为要求用于便携式设备的霍尔元件的基本特性，首先可以举出电力消耗低，灵敏度高而且温度特性良好。电力消耗低成为电力量受到限制的便携式设备中的最重要的特性。
关于灵敏度，因为灵敏度越高能够测得越小的磁场变化，所以当选择磁铁和霍尔元件的配置方法使用的磁铁种类时具有自由度。关于温度特性，因为温度特性越好，越能够不在电路中加上校正温度等的多余的机构而得到高精度，所以使电路设计变得简单，成本下降。
在这种技术领域中，要求电力消耗低，灵敏度高而且温度特性优越的传感器，特别，在用于便携式电话等的便携式设备的情形中，电力消耗低是极其重要的。
一般，构成磁传感器的霍尔元件的主要特性受到作为材料的半导体特性的左右。例如，因为灵敏度与半导体材料电子迁移率成正比，输入电阻越大的元件，电力消耗越小，所以半导体材料的薄膜电阻越大，电力消耗越小。
在已有的霍尔元件中，作为电子迁移率大的化合物半导体，特别喜欢使用InAs、InSb、GaAs等。InAs、InSb、GaAs和它们的混晶半导体具有高的电子迁移率，作为高灵敏度的霍尔元件用的材料是合适的。将InSb和InAs作为材料构成的霍尔元件灵敏度好，但是作为其反面，也具有温度特性和电力消耗特性差的缺点。另外，尽管通过在InAs中掺杂Si，可以改善霍尔元件的温度特性是众所周知的，但是不能够满足灵敏度特性和电力消耗特性的其它元件特性。还有，将GaAs作为材料构成的霍尔元件，温度特性和电力消耗特性良好的反面，也具有元件灵敏度低的缺点。
无论哪种霍尔元件，都决不能说是容易地使用于便携式设备的元件。为了使用霍尔元件还需要作出种种努力。
关于这种问题，在日本特许第3069545号专利公报中，记述了当由第1化合物半导体层、作为在其上形成的活性层的InAs层、和在该InAs层的上面形成的高电阻的第2化合物半导体层构成叠层体时，在InAs活性层中形成量子阱型的电势，由于发现了它的量子效果使在活性层中传导的电子的迁移率和薄膜电阻变大，可以形成温度特性良好的叠层体的情形。
在日本特许第2793440号专利公报(特开平6-77556号专利公报)中，记述了通过在晶格常数接近的禁带宽度大的AlGaAsSb层上形成InAs活性层，可以形成电子迁移率高，输入电阻大，温度特性也优越的霍尔元件的情形。
另外，在J.Vac.Sci.Technol.B16(1998)p2644中，通过在InAs上形成AlGaAsSb层，形成用禁带宽度大的化合物半导体层夹入InAs活性层的构造，达到更高的电子迁移率。
另外，作为关于用AlGaAsSb层夹住InAs活性层的霍尔元件的器件构造的技术，例如，是日本特开平成9年公布的9-116207号专利公报。在那里，记载了通过全部除去磁敏单元以外的半导体薄膜，从金属电极层上方用保护膜覆盖该磁敏单元整体，提高可靠性的情形。另外，电极层既可以与InAs层接触，也可以与上部AlGaAsSb层接触。
但是，为了使采用这种化合物半导体叠层体构造的霍尔元件的灵敏度和电阻值进入规定的设计范围内，要求化合物半导体材料本身的电子迁移率和薄膜电阻值再现性良好地进入一定的范围内，但是因为控制这些物性值是困难的，所以存在着难以进行使用量子阱型化合物半导体叠层体的霍尔元件的工业生产的问题。
此外，在上述霍尔元件中，存在着不平衡电压(Vu)和使输入端子旋转90°时的不平衡电压(rVu)的绝对值不一致那样的问题。在应用于电流传感器等的线性霍尔IC中，通过加上旋转90°得到的输出电压，抵消Vu，实现霍尔输出对磁场的良好直线性。希望Vu和rVu的绝对值一致，实用上，Vu和rVu之差的绝对值在0.5mV以内(驱动电压3V)。所以，要求改善上述Vu和rVu的不一致(以后表记为Vu+rVu偏差)。
还有，在上述霍尔元件中，还存在着没有充分可靠性的问题。具体地说，在高温高湿环境下不平衡电压(Vu)的值变动很大，当将霍尔元件焊接在印刷电路基板等上时输入电阻(Rin)和不平衡电压(Vu)的值变动很大。
图1是表示如日本特开平9-116207号专利公报中记述的霍尔元件构造的一个例子的图。又，图2是表示其制作顺序的图。图中，标号1表示基片，2表示半导体薄膜，2a表示第1化合物半导体层，2b表示活性层，2c表示第2化合物半导体层，2d表示第3化合物半导体层，3表示金属电极层，4表示保护层。
该霍尔元件是在用剥离法形成金属电极层后，用保护层覆盖整体，打开键合焊盘单元完成的。用剥离法形成金属电极的理由是因为包含Sb的化合物半导体对酸·碱没有足够的耐性，在全面地形成金属电极层后，通过用酸·碱进行刻蚀形成图案是困难的。
但是，用剥离法形成的金属电极层在其图案的端部残存着突起(刺)，成为在上部形成的保护层的覆盖性极坏的原因。因此，当实施高温高湿等的加速试验时，腐蚀包含耐湿性不够的Sb的化合物半导体，结果，不平衡电压(Vu)发生很大的变动。
因为存在这些变动，所以已有的霍尔元件没有实用性，要求在高温高湿环境下和对于焊接，特性变动小，即可靠性高的霍尔元件。
本发明就是鉴于这些问题提出的，本发明的目的是通过提高量子阱型化合物半导体叠层体的物性控制的再现性，提供可以稳定供给高电子迁移率和高薄膜电阻，并且温度特性优越的量子阱型化合物半导体的叠层体，因此，可以在工业上提供灵敏度高电力消耗低，并且温度特性也优越的霍尔元件。
本发明的其它目的是提供在将InAs等作为活性层能够实现高灵敏度的叠层型化合物半导体霍尔元件中，Vu+rVu偏差小的化合物半导体霍尔元件。
本发明的另一个其它目的是提供在将InAs等作为活性层能够实现高灵敏度的叠层型化合物半导体霍尔元件中，可靠性高的化合物半导体霍尔元件及其制造方法。
本发明的另一个其它目的是提供适合于用于指示器件等的便携式设备的各种装置的磁传感器。
发明内容
为了制作电力消耗小灵敏度高的霍尔元件，需要高电阻高迁移率的半导体薄膜。另外，为了是温度特性良好的霍尔元件，在使用温度范围内在活性层上不是InSb那样的带隙窄小的半导体膜，需要选择在霍尔元件的使用温度范围内具有所要的温度特性的半导体。
一般地说灵敏度和温度特性是相反的特性。所以，为了制作高电阻、高灵敏度并且温度特性良好的霍尔元件，需要选择温度特性良好的那类半导体，尽可能在结晶性良好的状态中形成薄的活性层。
至今的霍尔元件，因为是在基片上直接形成活性层，所以存在着基片和活性层中的结晶晶格间隔的失配很大，当使活性层变薄时结晶性恶化，迁移率变小那样的问题。
为了同时具有高电阻特性和高迁移率特性，最好通过夹住活性层和晶格常数与该活性层接近的高电阻的缓冲层那样的多层构造，缓和基片和活性层的晶格不匹配性。通过这种多层构造，能够保持活性层的结晶性不变而使活性层变薄。
通过用这种多层构造的膜形成磁敏单元，能够制作兼备至今没有得到的高电阻、高灵敏度并且温度特性良好的有利于便携式设备的有效特性的理想的霍尔元件。通过将这种霍尔元件用于便携式设备，能够容易地设计便携式设备。
本发明者们已经知道由于将配置在活性层的上下的禁带宽度大的化合物半导体层和金属电极层连接起来在活性层以外流过微弱的电流，该电流量和电流路径在4个端子中的每一个端子上微妙地不同的原因，使Vu+rVu偏差变大。因此，发现用保护膜覆盖化合物半导体层的全部面(表面和侧面)，形成使金属电极层不与化合物半导体层接触只与活性层接触那样的元件构造，对于制作Vu+rVu偏差小的霍尔元件是有效的。
又，本发明者们已经知道由于在已有的元件构造中不能够用保护膜，覆盖性良好地完全覆盖半导体薄膜，包含容易氧化的Sb的化合物半导体层被湿气腐蚀而使特性变动增大，因此，发现用保护膜直接覆盖化该合物半导体层的全部露出面即表面和侧面，对于制作在高温高湿环境下特性变动小的元件是有效的。
进一步，本发明者们已经知道在形成霍尔元件的过程中在O2灰化等的步骤中，因为在作为盖子层的GaAsSb层表面上引起氧化等的损伤使盖子层和保护层的界面状态不稳定，所以在高温(焊接等)中元件的特性变动变大，因此，发现通过将不包含Sb的InGaAs作为盖子层，在形成半导体薄膜后，首先形成保护层将形成图案的保护层作为掩模形成磁敏单元，能够抑制半导体薄膜的最表面的损伤，而且对于制作使盖子层和保护层的界面状态稳定化，焊接耐热性高的霍尔元件是有效的。
即，本发明的半导体叠层构造体是在基片上顺次层叠第1化合物半导体层、活性层和第2化合物半导体层的化合物半导体的叠层构造体，上述各个第1和第2化合物半导体层是由Al、Ga、In、As和P这样5种元素中的至少2种元素和Sb构成的化合物半导体层；上述活性层是具有由InxGa1-xAsySb1-y(0.8≤x≤1.0，0.8≤y≤1.0)标明的组成的化合物半导体；上述各个第1和第2化合物半导体层，与上述活性层比较，具有宽的带隙和至少大于等于5倍的电阻值；将上述第1和第2化合物半导体层与上述活性层的晶格常数差共同设定在0.0～1.2％的范围内；并且上述活性层具有比30nm厚比100nm薄的层厚。
在上述第2化合物半导体层上，层叠GaAs的第3化合物半导体层是令人满意的。
构成上述活性层的化合物半导体，用InAs是令人满意的。
上述第1和第2化合物半导体层的组成，用AlZGa1-ZAsYSb1-Y(0.0≤Z≤1.0，0.0≤Y≤0.3)是令人满意的。
而且，能够通过在这种化合物半导体叠层构造体的活性层中备有电极构成磁传感器。
这种磁传感器适合于便携式设备。特别是适合用于便携式电话。
本发明进一步具有由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层、在其上下配置具有比该活性层大的禁带宽度的化合物半导体层的半导体薄膜、金属电极层和保护层，上述金属电极层只通过上述活性层与上述半导体薄膜接触，用上述保护层直接覆盖该接触面以外的半导体薄膜的全部上面和侧面。
上述化合物半导体层最好是包含Sb的化合物半导体层。
进一步，能够在上述活性层上形成的化合物半导体层上具有由InX2Ga1-X2As(0≤X2≤1)构成的盖子层。
另外，上述半导体薄膜形成在GaAs或Si的基片上，上述活性层是InAs，上述化合物半导体层最好是AlZ1Ga1-Z1AsY2Sb1-Y2(0≤Z1≤1，0≤Y2≤0.3)。
进一步，备有具有在基片上形成的，将膜厚比30nm大比100nm小的InxGa1-xAsySb1-y(0≤x≤1，0≤y≤1)层作为活性层，用化合物半导体层夹住该活性层的多层构造的磁敏单元，输入电阻R×灵敏度Vh最好大于等于20[Ω·V](输入电压1V，所加磁场50mT)。
而且，最好由Al、Ga、In、As和P这样5种元素中的至少2种元素和Sb构成上述活性层的上下部分。
这种霍尔元件适合于指示器件、便携式电话的盖子开闭检测开关、地磁场传感器。
本发明的化合物半导体霍尔元件的制造方法具有在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层的上下，形成配置了具有比该活性层大的禁带宽度的化合物半导体层的半导体薄膜的步骤；刻蚀形成金属电极层的区域的上部的化合物半导体层露出上述活性层的步骤；和接着为了全部覆盖露出上述活性层的半导体薄膜而形成保护层的步骤。
进一步，最好具有用形成图案的上述保护层作为掩模刻蚀上述半导体薄膜的磁敏单元和电极接触单元以外部分的刻蚀步骤、和用第2保护层覆盖在上述刻蚀步骤中露出的基片、半导体薄膜的侧面和上述保护层的步骤。
又，本发明的化合物半导体霍尔元件的其它制造方法具有在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层的上下，形成配置了包含具有比该活性层大的禁带宽度的Sb的化合物半导体层的半导体薄膜的步骤、在上述半导体薄膜的形成步骤后，形成第1保护层的步骤、用形成图案的该第1保护层作为掩模通过刻蚀除去半导体薄膜的磁敏单元和电极接触单元以外部分的刻蚀步骤、和用第2保护层覆盖在刻蚀步骤中露出的基片、半导体薄膜和第1保护层的步骤。
进一步，本发明的化合物半导体霍尔元件的其它制造方法具有在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层的上下，形成配置了包含具有比该活性层大的禁带宽度的Sb的化合物半导体层的半导体薄膜的步骤、形成第1保护层的步骤、用形成图案的该第1保护层作为掩模通过刻蚀除去半导体薄膜的磁敏单元和电极接触单元以外部分的步骤、用刻蚀步骤除去包含第1保护层、盖子层的上部化合物半导体层，露出与上述金属电极层接触的上述活性层的步骤、和用第2保护层覆盖在刻蚀步骤中露出的基片、半导体薄膜和第1保护层的步骤。
进一步，本发明的化合物半导体霍尔元件的其它制造方法具有在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层的上下，形成配置了包含具有比该活性层大的禁带宽度的Sb的化合物半导体层的半导体薄膜的步骤、形成第1保护层的步骤、用形成图案的该第1保护层作为掩模通过刻蚀除去半导体薄膜的磁敏单元和电极接触单元以外部分的步骤、用第2保护层覆盖在刻蚀步骤中露出的基片、半导体薄膜和第1保护层的步骤、用刻蚀步骤除去包含第2保护层、第1保护层、盖子层的上部化合物半导体层，露出与上述金属层接触的上述活性层的步骤、和用第3保护层覆盖在刻蚀步骤中露出的半导体薄膜和第2保护层的步骤。
在这些化合物半导体霍尔元件的制造方法中，最好上述第1保护层是SiO2，上述第2保护层是Si3N4。
又，最好在GaAs或Si的基片上形成上述半导体薄膜，上述活性层是InAs，上述化合物半导体层是AlZ1Ga1-Z1AsY2Sb1-Y2(0≤Z1≤1，0≤Y2≤0.3)。
图1是具有已有构造的化合物半导体霍尔元件的截面图。
图2是表示制作图1的化合物半导体霍尔元件的步骤图的一个例子的图。
图3是说明本发明的化合物半导体叠层构造体的构成例的图。
图4是用于说明本发明的磁传感器的构成例的图。
图5是用于说明化合物半导体霍尔元件的其它实施方式的截面构造图。
图6是表示制作图4的化合物半导体霍尔元件的步骤图的一个例子的图。
图7是表示制作图8的化合物半导体霍尔元件的步骤图的一个例子的图。
图8是用于说明本发明中的化合物半导体霍尔元件的另一个其它实施方式的截面图。
图9是表示制作图10的化合物半导体霍尔元件的步骤图的一个例子的图。
图10是用于说明化合物半导体霍尔元件的另一个其它实施方式的截面图。
图11是表示制作图13的化合物半导体霍尔元件的步骤图的一个例子的图。
图12是表示制作图14的化合物半导体霍尔元件的步骤图的一个例子的图。
图13是用于说明化合物半导体霍尔元件的另一个其它实施方式的截面图。
图14是用于说明化合物半导体霍尔元件的另一个其它实施方式的截面图。
图15是表示在磁敏单元中持有InAs多层构造的霍尔元件和在磁敏单元中持有单层InSb、InAs、GaAs的霍尔元件的电阻温度特性的图。
图16是表示在磁敏单元中持有温度特性良好的InAs、GaAs和InAs多层构造的霍尔元件的输入电阻R和灵敏度Vh的特性的图。
图17是用于说明实施例1和比较例1所示的化合物半导体叠层构造体的电子迁移率与晶格常数差的关系的图。
图18是用于说明实施例1和比较例1所示的化合物半导体叠层构造体的薄膜电阻与晶格常数差的关系的图。
图19A、图19B是表示rVu+Vu偏差的直方图的图，图19A表示本发明中的霍尔元件，图19B表示具有已有构造的霍尔元件的情形。
图20是表示制作图5的化合物半导体霍尔元件的步骤图的一个例子的图。
图21是使用霍尔元件的简单的指示器件的模式图。
图22是表示根据铁氧体磁铁的位置测定2个霍尔元件的输出差的结果的图。
图23是表示使用霍尔元件的适用于便携式设备的开闭开关的一个例子的图。
图24是表示使用霍尔元件的适用于便携式设备的地磁场传感器的一个例子的图。
具体实施例方式
下面，我们参照
本发明的实施方式。
图3是用于说明本发明的化合物半导体叠层构造体的构成例的图，图中，标号11表示基片，12表示第1化合物半导体层，13表示由化合物半导体构成的活性层，14表示第2化合物半导体层，这些化合物薄膜12～14顺次叠层在基片11上。此外，为了防止由第2化合物半导体层14表面的氧化引起的恶化等，需要时也可以形成在第2化合物半导体层14上备有第3化合物半导体层的构成。
这里，第1化合物半导体层12和第2化合物半导体层14都是由3种以上的元素构成的多元素系化合物半导体层，具体地说，包含Sb作为构成元素，并且是由从Al、Ga、In、As和P这一组中所选出的2种以上的元素构成的高电阻的化合物半导体层，特别希望是，由AlZGa1-ZAsYSb1-Y表记的组成的化合物半导体。又，希望其组成比是0.0≤Z≤1.0、0.0≤Y≤0.3，较希望是0.4≤Z≤1.0、0.0≤Y≤0.15，更希望是0.45≤Z≤1.0、0.0≤Y≤0.12。
第1化合物半导体层12的厚度通常为150nm～1μm，最好在300nm～700nm的范围内。当考虑实际的元件化过程时，第1化合物半导体层12的厚度薄时容易加工，在工业上具有很大的优点。另外，第2化合物半导体层14的厚度通常为5nm～100nm，最好在30nm～70nm的范围内。
这些第1和第2化合物半导体层12、14的电阻值相对于活性层13的电阻值至少是大于等于5倍，希望是大于等于100倍，更希望是大于等于1000倍的电阻值。又，这些层12、14的带隙需要比活性层13的带隙宽，通常，大于等于活性层13的带隙的数倍。
作为构成活性层13的化合物半导体层，InxGa1-xAsySb1-y(0.8≤x≤1.0，0.8≤y≤1.0)和InAs是很好的例子，用InxGa1-xAsySb1-y时的组成最好为0.88≤x≤1.0，并且0.82≤y≤1.0，更好为0.9≤x≤1.0，并且0.9≤y≤1.0。
另外，将活性层13的厚度设定得比30nm厚比100nm薄的层厚，最好大于等于35nm、小于等于90nm，更希望是大于等于40nm小于等于70nm。这是因为，当活性层13的厚度变薄时，第1和第2化合物半导体层12、14的Sb组成变动引起电子迁移率和薄膜电阻的变动增大，难以在工业上进行制造，另一方面，当活性层13的厚度变得过厚时，电子迁移率自身降低，并且第1和第2化合物半导体层12、14的Sb组成变动引起电子迁移率和薄膜电阻的变动增大，难以在工业上进行制造。
将第1和第2化合物半导体层12、14的晶格常数设定在对于活性层13的晶格常数的晶格常数差为0.0～1.2％的范围内，希望是0.1～1.0％，更希望是0.2～0.9％的范围内。这里，因为这些化合物半导体结晶的各自的晶格常数根据所谓的“费伽定律”左右于构成层的元素组成，所以为了使相互的晶格常数差成为最佳而决定各个层的组成。此外，第1和第2化合物半导体层12、14的晶格常数对于活性层13的晶格常数过大或过小时，由于第1和第2化合物半导体层12、14内的Sb组成变动，使电子迁移率等的特性发生很大变动。
在第2化合物半导体层14上备有第3化合物半导体层的构成的情形中，作为该材料，最好是GaAs和GaAsSb等。特别是，在使用GaAs的情况下，当使本发明的化合物半导体叠层构造体元件化时，存在着使元件特性的偏差变小的倾向。这时的GaAs层的厚度通常为0.5nm～50nm，希望是3nm～30nm，更希望是6nm～15nm。
这里，对于基片11没有特别的限制，但是要考虑在其上层叠的化合物半导体12的晶格常数等加以选择，例如，GaAs、GaP、InP、InSb等的化合物半导体晶片和Si晶片等都是令人满意的例子。又，作为使结晶成长的面方位，(100)、(111)、(110)等是令人满意的。
在图3所示的构成的化合物半导体叠层构造体中，能够稳定地得到称为电子迁移率和薄膜电阻的电特性。这是因为，在这种构成的化合物半导体叠层构造体中，如上所述，因为各层的层厚和晶格常数(即组成)具有相互最佳化的关系，所以即便当第1和第2化合物半导体层中必须包含的Sb的组成发生变动时，也不会使电特性急剧地变化。
即，如果根据本发明人的研究，在已有的量子阱型化合物半导体叠层构造体中，难以得到再现性高的电子迁移率和薄膜电阻的原因是因为难以控制第1和第2化合物半导体层中必须包含的Sb，所以产生的Sb组成变动使电子迁移率等的特性急剧地变化，为了得到稳定的特性，必须采用能够减少Sb组成变动对电特性的影响的构造。
又，在日本特许第3069545号专利公报和日本特许第2793440号专利公报中，为了形成具有量子效应的霍尔传感器，最好使InAs等的传感器层的厚度小于等于20nm，但是本发明人，发现通过将传感器层(活性层)的厚度设计得比20nm厚，还有将第1和第2化合物半导体层的晶格常数设定在活性层的晶格常数的0.0～1.2％的范围内，能够抑制由化合物半导体层的Sb组成变动产生的电子迁移率和薄膜电阻的变动，从而构成本发明的化合物半导体叠层构造体。
在图3所示构成的化合物半导体叠层构造体中，根据下列理由考虑要使活性层13的厚度以及第1和第2化合物半导体层12、14与活性层13的晶格常数差(晶格不匹配度)分别具有最佳值。
即，对于化合物半导体层，我们已经在实验中确认存在着层中的Sb组成大，结晶性变得良好的倾向，但是当层中的Sb组成增大时，与构成活性层13的结晶之间的晶格不匹配度也增大。这时，当活性层13的层厚薄时，不受1％晶格不匹配度的影响，伴随着化合物半导体层中的Sb组成的上升，活性层13的电子迁移率也增大，其结果，薄膜电阻也变小，特性的偏差增大。
另一方面，当活性层13的层厚厚时，即便晶格不匹配度为1％也受到影响，随着化合物半导体层中的Sb组成增大在结晶上加上应力，电子迁移率下降，其结果，活性层13中的电子迁移率与化合物半导体层中的Sb组成无关大致一定，薄膜电阻也进入一定的范围内。另外，当活性层13的层厚在20nm以下极薄时，因为Sb组成变动和膜厚变动等的影响显著地显现，所以不能够得到再现性高的电特性。
此外，在日本特许第3069545号专利公报和日本特许第2793440号专利公报中记载着为了得到量子效应，最好使第1化合物半导体层12的厚度为1μm，但是我们认为在本发明中因为将活性层13的层厚设定得很厚，所以第1化合物半导体层12不需要是这样厚的层。
如果使用上述构成的本发明的化合物半导体叠层构造体构成磁传感器，则可以稳定地再现性良好地制作高灵敏度·高输入电阻，并且温度特性良好的磁传感器。又，这种磁传感器，因为与已有构成的磁传感器比较消耗电力低，所以适用于便携式电话等便携式设备。
图4是用于说明用图3所示构成的化合物半导体叠层构造体构成的本发明的磁传感器的构成例的图，图中，标号21表示基片，22表示第1化合物半导体层，23表示由化合物半导体构成的活性层，24表示第2化合物半导体层，25表示第3化合物半导体层。这些22～25所示的化合物半导体层的组成和膜厚等的参数与用图3说明的上述内容相同。此外，将由22到25构成的叠层体称为“半导体薄膜”。进而，26表示金属电极层，27表示保护层。
金属电极层26通常是欧姆电极，对传感器层(活性层23)最好进行欧姆接触，其材质既可以是AuGe/Ni/Au等众所周知的多层电极，也可以是单层的金属。例如，如果活性层是InAs则经常使用Ti/Au等，如果活性层是GaAs则经常使用AuGe/Ni/Au等。另外，作为构成保护层27的材料，SiN、SiO2等是令人满意的，它们既可以是单层也可以是多层。
此外，在本发明的磁传感器中包含霍尔元件和磁阻元件等。
其次，我们用改善不平衡电压的观点说明本发明。
在图4中，第1化合物半导体层22和第2化合物半导体层24的禁带宽度比活性层23大。金属电极层26通过保护层与第1化合物半导体层22、第2化合物半导体层24和第3化合物半导体层25电隔离，半导体薄膜只与活性层23接触。因此，在活性层23中能够流过稳定的电流。在已有的霍尔元件中，金属电极层26除了活性层23以外，还与第1化合物半导体层22、第2化合物半导体层24和第3化合物半导体层25接触。这一点是本发明和已有技术的不同点。
即，在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层23的上下，配置具有比该活性层23大的禁带宽度的化合物半导体层22、24、25的半导体薄膜22～25、金属电极层26和保护层27构成的霍尔元件中，金属电极层26只通过活性层23与半导体薄膜22～25接触，用保护层27直接覆盖该接触面以外的半导体薄膜22～25的全部上面和侧面。
另外，因为用保护层27直接覆盖第1化合物半导体层22、第2化合物半导体层24和第3化合物半导体层25的全部上面和侧面，所以不会使这些化合物半导体层曝露在大气的水分中。
可以用具有高电子迁移率的化合物半导体作为活性层23的材料。作为本发明的活性层，如果是由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)表示的化合物半导体层则没有特别的限定，但是当综合地判断元件灵敏度、元件电力消耗和温度特性时，InAs是令人满意的。
另外，为了得到所要的元件电阻，需要时也可以在活性层中掺杂Si、Sn等。第1化合物半导体层22和第2化合物半导体层24，如果具有比活性层23大的禁带宽度则没有特别的限定，另外各自也可以使用不同的材料。
在用化合物半导体层夹入活性层的构造中实现高电子迁移率是因为将电子封闭在活性层内使电子二维地运动。导带上端的差越大越能够高效率地封闭电子，取活性层和化合物半导体层的禁带宽度之差大的组合，作为本发明的霍尔元件是合适的。
具体地说，禁带宽度之差最好在0.3eV以上，更好在0.7eV以上。为了得到足够的禁带宽度之差，用InAs(禁带宽度0.36eV)作为活性层是合适的，作为这时的化合物半导体层的材料，AlGaAsSb是合适的。如表1所示，AlGaAsSb根据其组成比具有很大范围的禁带宽度(0.72eV～2.13eV)，当考虑到与InAs的晶格匹配性时，作为化合物半导体层的材料AlZ1Ga1-Z1AsY2Sb1-Y2(0≤Z1≤1，0≤Y2≤0.3)是令人满意的。
该组成范围的AlGaAsSb，作为基片材料其晶格常数与一般的GaAs和Si很大不同，但是在该基片上形成和在初始阶段进行晶格缓和后，由AlGaAsSb特有的晶格常数形成高品质的薄膜是众所周知的，作为第1化合物半导体层材料是合适的。
又，在GaAs或Si基片上形成半导体薄膜，活性层为InAs，化合物半导体层为AlZ1Ga1-Z1AsY2Sb1-Y2(0≤Z1≤1，0≤Y2≤0.3)是令人满意的。
AlGaAsSb，因为与GaAs系比较容易氧化，若在形成金属电极层的界面上残存氧的话难以控制界面，所以电流路径不稳定。从而，在具有AlGaAsSb层的霍尔元件中，本发明的效果变得特别大。另外，为了减轻表面氧化，在作为第2化合物半导体层的AlGaAsSb层上，形成作为第3化合物半导体层的GaAsSb层等。
图5是用于说明化合物半导体霍尔元件的其它实施方式的截面构造图。图中，标号31表示基片，32表示第1化合物半导体层，33表示活性层，34表示第2化合物半导体层，35表示第3化合物半导体层，36表示金属电极层，37表示保护层，第1化合物半导体层32和第2化合物半导体层34的禁带宽度比活性层33大。与本发明中的第3化合物半导体层35是InGaAs相对，已有的霍尔元件中的第3化合物半导体层是GaAsSb，这一点是本发明和已有技术的不同点。
即，本发明的特征是在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层33的上下，配置了由包含具有比该活性层33大的禁带宽度的Sb的化合物半导体层32、34和作为盖子层的化合物半导体层35的半导体薄膜32～35、金属电极层36和保护层37构成的霍尔元件中，在化合物半导体层34上具备由InX2Ga1-X2As(0≤X2≤1)构成盖子的作为层进行工作的第3化合物半导体层35。
在作为活性层32使用InAs，作为第1化合物半导体层32和第2化合物半导体层33使用AlGaAsSb的霍尔元件中，为了防止表面氧化形成作为盖子层的第3化合物半导体层35。用难以氧化的化合物半导体作为第3化合物半导体层35的材料。作为盖子层，如果是由InX2Ga1-X2As(0≤X2≤1)表示的化合物半导体层，则没有特别的限定，但是因为要难以氧化，又禁带宽度大和高电阻，所以GaAs是令人满意的。
图6是表示本发明的化合物半导体霍尔元件的制造方法的步骤图。根据该制造方法能够制作图4所示的霍尔元件。关于具体的制造步骤将在后面述说。作为实现金属电极层26只与半导体薄膜22～25的活性层23接触，用保护层27直接覆盖该接触面以外的半导体薄膜的全部上面和侧面的元件构造的方法，如果通过刻蚀露出与金属电极层26接触的活性层23，在形成金属电极层26前用保护层27覆盖，则没有特别的限定，但是为了在以后的步骤中不使通过刻蚀露出的化合物半导体的侧面受到损伤，最好在刻蚀步骤后立即用保护层27覆盖。
另外，为了减轻由半导体薄膜表面的加工引起的损伤，最好是如图7所示的步骤图(图8表示制作的霍尔元件的截面图)所示(此外，关于具体的制造步骤将在后面述说)，在形成半导体薄膜后，首先进行上述的刻蚀步骤，其次用第1保护层47进行覆盖，将该第1保护层47用作用于形成磁敏单元的掩模，在形成磁敏单元后，用第2保护层48进行覆盖。此外，图中，标号41表示基片，42表示第1化合物半导体层，43表示活性层，44表示第2化合物半导体层，45表示第3化合物半导体层，46表示金属电极层。
为了提高霍尔元件的焊接耐热性，作为与上述的InGaAs盖子层(第3化合物半导体层)不同的方法，是图9所示的制造方法。此外，关于具体的制造步骤将在后面述说。
图10是通过图9所示的制造方法制作的霍尔元件的截面构造图。图中，标号51表示基片，52～55表示半导体薄膜，52表示第1化合物半导体层，53表示活性层，54表示第2化合物半导体层，55表示第3化合物半导体层，56表示金属电极层，57表示第1保护层，58表示第2保护层。
其特征是为了使半导体薄膜的表面，在涂敷抗蚀剂，氧灰化等的处理中完全不曝露，而在形成半导体薄膜后，首先最初形成第1保护层57。
如果根据该制造方法，则即便在第3化合物半导体层55是GaAsSb的情形中，也能够确保充分高的焊接耐热性，但是通过与InGaAs盖子层的组合能够进一步实现高的可靠性。
图11和图12是表示该具体制作方法的步骤图。此外，关于具体的制造步骤将在后面述说。由这些制作方法制作的霍尔元件的截面构造图分别如图13和图14所示。图中，标号61、71表示基片，62、72表示第1化合物半导体层，63、73表示活性层，64、74表示第2化合物半导体层，65、75表示第3化合物半导体层，66、76表示金属电极层，67、77表示第1保护层，68、78表示第2保护层，79表示第3保护层。
即，在图10中，在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层53的上下，形成配置了包含具有比该活性层53大的禁带宽度的Sb的化合物半导体层52、54和作为盖子层的化合物半导体层55的半导体薄膜。在形成半导体薄膜后，首先形成第1保护层57，使用形成图案的该第1保护层57作为掩模通过刻蚀除去半导体薄膜的磁敏单元和电极接触单元以外的部分。其次，用第2保护层58覆盖在刻蚀步骤中露出的基片51、半导体薄膜和第1保护层57。接着，使第2保护层58形成图案，形成金属电极层56。
另外，在图13中，在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层63的上下，形成配置了包含具有比该活性层63大的禁带宽度的Sb的化合物半导体层62、64和作为盖子层的化合物半导体层65的半导体薄膜。在形成半导体薄膜后，首先形成第1保护层67，用形成图案的该第1保护层67作为掩模通过刻蚀除去半导体薄膜的磁敏单元和电极接触单元以外的部分。通过刻蚀步骤除去包含第1保护层67和盖子层的上部化合物半导体层64、65，在露出与金属电极层66接触的活性层63后，用第2保护层68覆盖在刻蚀步骤中露出的基片61、半导体薄膜和第1保护层67。接着，使第2保护层68形成图案，形成金属电极层66。
进而，在图14中，在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层73的上下，形成配置了包含具有比该活性层63大的禁带宽度的Sb的化合物半导体层72、74和作为盖子层的化合物半导体层75的半导体薄膜。在形成半导体薄膜后，首先形成第1保护层77，用形成图案的该第1保护层77作为掩模通过刻蚀除去半导体薄膜的磁敏单元和电极接触单元以外的部分。用第2保护层78覆盖在刻蚀步骤中露出的基片71、半导体薄膜和第1保护层77。通过刻蚀步骤除去包含第2保护层78、第1保护层77和盖子层的上部化合物半导体层74、75，在露出与金属电极层76接触的活性层73后，用第3保护层79覆盖在刻蚀步骤中露出的半导体薄膜和第2保护层78。接着，使第3保护层79形成图案，形成金属电极层76。
作为保护层材料，没有特别的限定，但是当用离子刻蚀法等物理刻蚀实施磁敏单元形成步骤时，因为第1保护层也被刻蚀，所以需要充分地厚，即便厚也最好用难以剥离的SiO2，另外作为第2保护层从耐湿性这点出发最好用Si3N4。
作为露出活性层表面的方法，没有特别的限定，但是当使用不刻蚀InAs等的活性层而刻蚀包含Sb的化合物半导体层的刻蚀液进行选择刻蚀时，在InAs表面停止刻蚀容易控制过程。在用离子刻蚀法等物理刻蚀至少除去盖子层后，能够用上述选择刻蚀露出活性层表面。在该选择刻蚀后再次对活性层表面部分进行刻蚀，具有进一步减少在高温高湿试验和焊接耐热试验中的不平衡电压变动的效果。作为这种刻蚀方法，没有特别的限定。另外，作为刻蚀量，没有特别的限定，但是最好小于等于活性层厚度的二分之一。
图15是表示在磁敏单元中持有InAs多层构造的霍尔元件和在磁敏单元中持有单层InSb、InAs、GaAs的霍尔元件的电阻温度特性的图。
与InSb的电阻温度变化非常大而呈指数地变化相对应，InAs多层膜、单层InAs、GaAs的霍尔元件变化小并且是直线型的。温度变化不仅小并且是直线地变化，具有当需要更高精度而在设计电路时加上温度校正时，容易进行校正的优点。
图16是表示在磁敏单元中持有温度特性良好的InAs、GaAs和上述InAs多层构造的霍尔元件的输入电阻R和灵敏度Vh的特性的图。
输入电阻R×灵敏度Vh的值越大，表示霍尔元件具有越高的电阻和越高的灵敏度，表示适用于便携式设备。与单层InAs和GaAs的霍尔元件比较，示出了由上述InAs多层构造构成的霍尔元件具有大于等于4倍的值。
如果输入电阻R×灵敏度Vh大于等于20[Ω·V](1V·50mT)，则可以说适用于便携式设备，但是最好大于等于30[Ω·V](1V·50mT)，更好大于等于35[Ω·V](1V·50mT)。
活性层的厚度，如果比30nm厚比100nm薄，则没有特别的限定，但是最好比35nm厚比100nm薄，更好比大于等于40nm厚比70nm薄。
对基片没有特别的限定，使用了GaAs。另外，夹着活性层的缓冲层由Al、Ga、In、As和P这样5种元素中的至少2种元素和Sb构成。选择在活性层中取得灵敏度和温度特性的平衡的InAs，作为在其上下形成的半导体薄膜选择晶格常数与InAs接近的AlGaAsSb，用分子束外延法(MBE法)在基片上以AlGaAsSb、InAs、AlGaAsSb的顺序形成薄膜。根据情况，也可以设置为了防止最表面氧化等为目的的GaAs等的保护层。
即，适用于便携式设备的霍尔元件由基片、活性层、缓冲层和保护层构成，备有在基片上形成膜厚比30nm大比100nm小的InxGa1-xAsySb1-y(0≤x≤1，0≤y≤1)层作为活性层，具有用作为化合物半导体的缓冲层夹着活性层的多层构造的磁敏单元。
这是因为当活性层的厚度变薄和缓冲层的Sb组成变动引起的电子迁移率和薄膜电阻的变动变大时难以在工业上进行制造，另一方面，当活性层过厚时，电子迁移率自身降低，并且由缓冲层的Sb组成变动引起的电子迁移率和薄膜电阻的变动变大时，难以在工业上进行制造。
由多层构造构成的霍尔元件，因为能够通过改变各膜的组成控制特性，所以也具有可以根据用途设计最佳元件的优点。
这样，由多层构造构成的霍尔元件是电阻和灵敏度，温度特性这样的基本特性都很优越的霍尔元件，能够非常有效地用于便携式设备中。如果将这种霍尔元件用于便携式设备用的器件中，则能够抑制器件的电力消耗，另外因为灵敏度高增加了设计的自由度，并且能够降低器件的成本。
用分子束外延(MBE)法，在直径为2英寸的GaAs基片上顺次地形成600nm的Al0.55Ga0.45AsSb薄膜作为第1化合物半导体层、50nm的InAs薄膜作为活性层、60nm的Al0.55Ga0.45AsSb薄膜作为第2化合物半导体层、和6nm的GaAsSb薄膜作为第3化合物半导体层。
以根据使用Ge(220)单结晶的4结晶法的高分辨率X射线衍射法求得的精密的晶格常数为基础从“费伽定律”算出Sb的组成，用范德鲍(van der Pauw)法测定霍尔效应对电子迁移率等的电特性进行评价。
表2表示这样所求得的晶格常数差、电子迁移率和薄膜电阻与Sb的每个组成的关系。
平均值 21281 387偏差(±％) 9 31如从表2可以看到的那样，即便使第2和第2化合物半导体层中的Sb组成(Sbx＝Sb/(Sb+As))从0.885变化到1.000，电特性也是稳定的，能够确认Sb组成变动对电特性的影响很小。即，在Sbx＝0.885～1.00的广大范围内，电子迁移率处于平均值±9％的范围内，薄膜电阻也处于平均值±31％的范围内。
现在市售的霍尔元件的说明书是各种各样的，但是例如，关于电阻约为中心值±40％，关于灵敏度约为中心值±45％，本实施例的叠层构造体，与灵敏度成正比的电子迁移率、与电阻成正比的薄膜电阻中的任何一方都在该范围内，并能够判断这些值的偏差很小。
此外，在通常的工业制造中，在Sbx约为中心值±0.04的范围内可以运转。从Sbx＝0.902～0.983的范围来看，电子迁移率处于平均值±8％的范围内，薄膜电阻也处于平均值±20％的范围内，能够确认到在工业上可以高成品率地生产化合物半导体叠层构造体。
用分子束外延(MBE)法，在直径为2英寸的GaAs基片上顺次地形成600nm的Al0.55Ga0.45AsSb薄膜作为第1化合物半导体层、15nm的InAs薄膜作为活性层、60nm的Al0.55Ga0.45AsSb薄膜作为第2化合物半导体层、和6nm的GaAsSb薄膜作为第3化合物半导体层。
以根据使用Ge(220)单结晶的4结晶法的高分辨率X射线衍射法求得的精密的晶格常数为基础从“费伽定律”算出Sb的组成，用范德鲍(van der Pauw)法测定霍尔效应对电子迁移率等的电特性进行评价。
表3表示这样所求得的晶格常数差、电子迁移率和薄膜电阻与Sb的每个组成的关系。
平均值 22406 555偏差(±％) 32 82随着第1和第2化合物半导体层中的Sbx的变化，电特性发生很大的变动，从Sbx＝0.890～1.00的范围来看，电子迁移率处于平均值±32％的范围内，薄膜电阻处于平均值±82％的范围内，与市售的霍尔元件的说明书有很大的不同。
在通常的工业制造中，在Sbx约为中心值±0.04的范围内可以运转。但是，能够确认甚至在Sbx＝0.890～0.967的范围内，电子迁移率也处于平均值±18％的范围内，薄膜电阻也处于平均值±63％的范围内，要进行工业生是困难的。
图17和图18是与实施例1的评价结果一起表示电子迁移率和薄膜电阻与晶格常数差的关系的评价结果的图，图17表示电子迁移率与晶格常数差的关系。图18表示薄膜电阻与晶格常数差的关系。
如从这些图可以看到的那样，在实施例1中对于Sbx的变化，两特性的变化小的一方，在比较例1中显著地变大。另外，当将在实施例1中得到的薄膜电阻与在日本特许第3069545号专利公报和日本特许第2793440号专利公报中记载的最高值(280Ω，21000cm2/Vs)比较时，在Sbx＝0.918～0.983的广大范围内，存在同等或在此以上的电子迁移率，并且薄膜电阻约大16％～70％，能够确认是低电力消耗，适用于便携式电话等的便携式设备。
用分子束外延(MBE)法，在直径为2英寸的GaAs基片上顺次地形成600nm的Al0.55Ga0.45AsSb薄膜作为第1化合物半导体层、70nm的InAs薄膜作为活性层、60nm的Al0.55Ga0.45AsSb薄膜作为第2化合物半导体层、和6nm的GaAsSb薄膜作为第3化合物半导体层。
以根据使用Ge(220)单结晶的4结晶法的高分辨率X射线衍射法求得的精密的晶格常数为基础从“费伽定律”算出Sb的组成，用范德鲍(van der Pauw)法测定霍尔效应对电子迁移率等的电特性进行评价。
表4表示这样所求得的晶格常数差、电子迁移率和薄膜电阻与Sb的每个组成的关系。
平均值 19212 395偏差(±％) 1128如表4所示，可以确认到即便Sbx变化，特性变化也很小。在Sbx＝0.886～0.999的宽广范围内，电子迁移率处于平均值±11％的范围内，薄膜电阻也处于平均值±28％的范围内。在市售的霍尔元件的说明书中，电阻约为中心值±40％，灵敏度约为中心值±45％，与灵敏度成正比的电子迁移率、和与电阻成正比的薄膜电阻中的任何一方都在该范围内，能够判断这些值的偏差很小。
此外，从Sbx＝0.901～0.980的范围来看，电子迁移率处于小于等于平均值±9％的范围内，薄膜电阻也处于平均值±20％的范围内，能够确认到在工业上可以高成品率地生产化合物半导体叠层构造体。
用分子束外延(MBE)法，在直径为2英寸的GaAs基片上顺次地形成600nm的Al0.55Ga0.45AsSb薄膜作为第1化合物半导体层、35nm的InAs薄膜作为活性层、60nm的Al0.55Ga0.45AsSb薄膜作为第2化合物半导体层、和6nm的GaAsSb薄膜作为第3化合物半导体层。
以根据使用Ge(220)单结晶的4结晶法的高分辨率X射线衍射法求得的精密的晶格常数为基础从“费伽定律”算出Sb的组成，用范德鲍(van der Pauw)法测定霍尔效应对电子迁移率等的电特性进行评价。
表5表示这样所求得的晶格常数差、电子迁移率和薄膜电阻与Sb的每个组成的关系。
平均值 23223 473偏差(±％) 1448如表5所示，可以确认到即便Sbx变化，特性变化也很小。在Sbx＝0.892～1.00的宽广范围内，电子迁移率处于平均值±14％的范围内，薄膜电阻也处于平均值±48％的范围内。在市售的霍尔元件的说明书中，电阻约为中心值±40％，灵敏度约为中心值±45％。本实施例的叠层构造体，与灵敏度成正比的电子迁移率在说明书的范围内，但是与电阻成正比的薄膜电阻稍微超出说明书的范围。
从Sbx＝0.904～0.980的范围来看，电子迁移率处于平均值±10％的范围内，薄膜电阻也处于平均值±36％的范围内，所以在市售的霍尔元件的说明书的范围内，能够确认可以进行工业生产。
用分子束外延(MBE)法，在直径为2英寸的GaAs基片上顺次地形成600nm的Al0.45Ga0.55AsSb薄膜作为第1化合物半导体层、50nm的InAs薄膜作为活性层、60nm的Al0.45Ga0.55AsSb薄膜作为第2化合物半导体层、和6nm的GaAsSb薄膜作为第3化合物半导体层。
以根据使用Ge(220)单结晶的4结晶法的高分辨率X射线衍射法求得的精密的晶格常数为基础从“费伽定律”算出Sb的组成，用范德鲍(van der Pauw)法测定霍尔效应对电子迁移率等的电特性进行评价。
表6表示这样求得的晶格常数差、电子迁移率和薄膜电阻与Sb的每个组成的关系。
平均值 21298 316偏差(±％) 9 30如从表6可以看到的那样，即便Sbx变化，特性变化也很小，在Sbx＝0.888～1.00的宽广范围内，电子迁移率处于平均值±9％的范围内，薄膜电阻也处于平均值±30％的范围内。在市售的霍尔元件的说明书中，电阻约为中心值±40％，灵敏度约为中心值±45％，与灵敏度成正比的电子迁移率和与电阻成正比的薄膜电阻中的任何一方都在该范围内，能够判断这些值的偏差很小。
从Sbx＝0.897～0.984的范围来看，电子迁移率处于平均值±8％以下的范围内，薄膜电阻也处于平均值±22％的范围内，能够确认到在工业上可以高成品率地生产化合物半导体叠层构造体。
用分子束外延(MBE)法，在直径为2英寸的GaAs基片上顺次地形成600nm的Al0.65Ga0.35AsSb薄膜作为第1化合物半导体层、50nm的InAs薄膜作为活性层、60nm的Al0.65Ga0.35AsSb薄膜作为第2化合物半导体层、和6nm的GaAsSb薄膜作为第3化合物半导体层。
以根据使用Ge(220)单结晶的4结晶法的高分辨率X射线衍射法求得的精密的晶格常数为基础从“费伽定律”算出Sb的组成，从用范德鲍(van der Pauw)法测定霍尔效应对电子迁移率等的电特性进行评价。
表7是表示这样所求得的晶格常数差、电子迁移率和薄膜电阻与Sb的每个组成的关系。
平均值 20848 502偏差(±％) 10 34如从表7可以看到的那样，即便Sbx变化，特性变化也很小，在Sbx＝0.886～1.00的宽广范围内，电子迁移率处于平均值±10％的范围内，薄膜电阻也处于平均值±34％的范围内。在市售的霍尔元件的说明书中，电阻约为中心值±40％，灵敏度约为中心值±45％，与灵敏度成正比的电子迁移率和与电阻成正比的薄膜电阻中的任何一方都在该范围内，能够判断这些值的偏差很小。
从Sbx＝0.902～0.988的范围来看，电子迁移率处于平均值±8％以下的范围内，薄膜电阻也处于平均值±28％的范围内，能够确认到在工业上可以高成品率地生产化合物半导体叠层构造体。
用分子束外延(MBE)法，在直径为2英寸的GaAs基片上顺次地形成600nm的Al0.65Ga0.35AsSb薄膜作为第1化合物半导体层、50nm的In0.97Ga0.03As0.98Sb0.02薄膜作为活性层、60nm的Al0.65Ga0.35AsSb薄膜作为第2化合物半导体层、和6nm的GaAsSb薄膜作为第3化合物半导体层。
以根据使用Ge(220)单晶的4结晶法有关的高分辨率X射线衍射法求得的精密的晶格常数为基础从“费伽定律”算出Sb的组成，用范德鲍(van der Pauw)法测定霍尔效应对电子迁移率等的电特性进行评价。
表8表示这样求得的晶格常数差、电子迁移率和薄膜电阻与Sb的每个组成的关系。
平均值21407 494偏差(±％)8 25如从表8可以看到的那样，即便Sbx变化，特性变化也很小，在Sbx＝0.905～0.992的宽广范围内，电子迁移率处于平均值±8％的范围内，薄膜电阻也处于平均值±25％的范围内。在市售的霍尔元件的说明书中，电阻约为中心值±40％，灵敏度约为中心值±45％，与灵敏度成正比的电子迁移率、和与电阻成正比的薄膜电阻中的任何一方都在该范围内，能够判断这些值的偏差很小。
从Sbx＝0.905～0.980的范围来看，电子迁移率处于平均值±8％以下的范围内，薄膜电阻也处于平均值±22％的范围内，能够确认到在工业上可以高成品率地生产化合物半导体叠层构造体。
其次，用光刻法，在实施例1中形成的叠层基片上形成与图4相同的磁传感器的霍尔元件，测定霍尔元件的特性。电极是用真空蒸镀法连续蒸镀Ti层100nm、Au层600nm形成的。霍尔元件的芯片尺寸为360μm×360μm，磁敏单元的长度(对置的电极间长度)为95μm，宽度为35μm。在该霍尔元件上在50mT的磁场中加上3V的输入电压，测定霍尔元件的灵敏度。测定是在基片中央的元件上进行的。
表9表示这样所测定的灵敏度和输入电阻与Sb的每个晶格常数差的关系。
平均值 111 891偏差(±％) 1134如表9所示，在Sbx＝0.885～1.00的范围内，灵敏度平均为111mV，输入电阻为891欧姆。该灵敏度大于等于通常的使用GaAs的霍尔元件的2倍，元件电阻也大于等于在日本特许第2793440号专利公报中记载的例子，能够确认到是高灵敏度并且低电力消耗的元件。另外，关于温度特性，也能够确认到与在日本特许第2793440号专利公报中记载的元件是同等水平。
灵敏度偏差处于平均值±11％的范围内，薄膜电阻也处于平均值±34％的范围内。在市售的霍尔元件的说明书中，电阻约为中心值±40％，灵敏度约为中心值±45％，与灵敏度成正比的电子迁移率和与电阻成正比的薄膜电阻中的任何一方都处于该范围内，能够判断这些值的偏差很小。
从Sbx＝0.902～0.983的范围来看，灵敏度处于平均值±7％的范围内，输入电阻也处于平均值±19％的范围内，能够确认在工业上可以高成品率地生产量子阱型霍尔传感器。另外，本实施例的磁传感器是低电力消耗的，确认到适用于便携式电话等的便携式设备。
表10表示用比较例1形成的叠层体形成与实施例7相同的霍尔元件，在相同条件下测定霍尔元件特性的结果。
表10
平均值 1161273偏差(±％) 35 84
实施例4.本发明的锂蓄电化合物和电极的电极制造和在高放电速率下电化学试验实施例1和2的未搀杂的和搀杂的粉末的电化学性能是通过在多种配方的电极中使用它们并且在使用锂金属箔作为负电极的液体电解质电池中作为正电极在宽广的条件范围下进行测试来评估的。表5列出一些被制备和测试的电极组成。所有的样品都是在使用CELGARD2400或2500隔离膜和有1M LiPF6液体电解质的1∶1 EC∶DEC的情况下进行测试的。
表5.锂蓄电材料和电极的组成
以根据使用Ge(220)单结晶的4结晶法的高分辨率X射线衍射法求得的精密的晶格常数为基础从“费伽定律”算出Sb的组成，从用范德鲍(van der Pauw)法测定霍尔效应对电子迁移率等的电特性进行评价。
表12表示这样所求得的晶格常数差、电子迁移率和薄膜电阻与Sb的每个组成的关系。
平均值 21286 395偏差(±％) 9 31如从表12可以看到的那样，即便第1和第2化合物半导体层中的Sb组成有变化，特性变化也很小，在Sbx＝0.886～1.00的宽广范围内，电子迁移率处于平均值±9％的范围内，薄膜电阻也处于平均值±31％的范围内。与灵敏度成正比的电子迁移率、和与电阻成正比的薄膜电阻中的任何一方的偏差也都在市售的霍尔元件的灵敏度和输入电阻的偏差范围内，能够判断偏差很小。
在通常的工业制造中，因为可以在Sbx处于约中心值±0.04的范围内运转，所以从Sbx＝0.904～0.984的范围来看，电子迁移率处于平均值±8％的范围内，薄膜电阻也处于平均值±20％的范围内，能够确认到在工业上可以高成品率地生产化合物半导体叠层构造体，并且能够得到与由GaAsSb构成第3化合物半导体层时的叠层构造体相同的结果。
表13表示与实施例7相同，用光刻法形成与图4相同的磁传感器(霍尔元件)，测定霍尔元件特性的结果。
平均值 111897偏差(±％) 9 32如表13所示，在Sbx＝0.886～1.00的范围内，灵敏度平均为111mV，输入电阻为897欧姆。该灵敏度大于等于通常的使用GaAs的霍尔元件的2倍，能够确认到是高灵敏度低电力消耗的元件。
灵敏度偏差处于平均值±9％的范围内，薄膜电阻也处于平均值±32％的范围内。该结果与由GaAsSb构成第3化合物半导体层的情形(实施例7)比较是良好的。在市售的霍尔元件的说明书中，电阻约为中心值±40％，灵敏度约为中心值±45％，与灵敏度成正比的电子迁移率和与电阻成正比的薄膜电阻中的任何一方都处于该范围内，能够判断这些值的偏差很小。
此外，在通常的工业制造中，因为可以在Sbx处于约中心值±0.04的范围内运转，所以从Sbx＝0.902～0.983的范围来看，灵敏度处于平均值±8％的范围内，输入电阻也处于平均值±20％的范围内，与由GaAsSb构成第3化合物半导体层的情形比较偏差很小，能够确认在工业上可以高成品率地生产量子阱型霍尔传感器。
我们用下列步骤制作图4所示的化合物半导体霍尔元件。
首先，我们说明半导体薄膜的制作顺序。
用分子束外延(MBE)法，在直径为2英寸的GaAs基片1上，通过顺次地形成500nm的Al0.57Ga0.43As0.04Sb0.96薄膜作为第1化合物半导体层、50nm的InAs薄膜作为活性层、50nm的Al0.57Ga0.43As0.04Sb0.96薄膜作为第2化合物半导体层、和5nm的GaAs0.02Sb0.98薄膜作为第3化合物半导体层，形成半导体薄膜。
Al0.57Ga0.43As0.04Sb0.96的禁带宽度大致为1.2eV，是充分大于InAs的0.36eV的值。用范德鲍(van der Pauw)法测定半导体薄膜2的电特性，得到电子迁移率为22000cm2/Vs、薄膜电阻为360Ω、薄膜电子浓度为7.9×1011cm-2。
其次，我们说明晶片加工。
首先，用光刻法形成为了露出InAs层的抗蚀图。用碱性的抗蚀剂显影液从抗蚀剂显影连续地进行对不要的GaAs0.02Sb0.98层和Al0.57Ga0.43As0.04Sb0.96层的刻蚀，此后除去抗蚀剂。为了InAs层不被显影液刻蚀，在InAs层表面停止刻蚀。
其次，形成产生磁敏单元形状的抗蚀图，将它作为掩模用离子刻蚀法直到GaAs基片进行台面型晶体管刻蚀形成磁敏单元后，除去抗蚀剂。其次，对晶片的整个面使用等离子体CVD法，形成作为保护层的Si3N4，其膜厚为300nm。在Si3N4层上形成金属电极层与InAs层接触的部分和焊盘部分成为开口单元的抗蚀图后，通过用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层的不要部分。
此后，除去抗蚀剂，进一步，用真空蒸镀法连续蒸镀Ti层100nm、Au层600nm，用通常的剥离法形成金属电极层的图案。最后，在Ar的气氛中对晶片进行250℃、2小时的退火，制成化合物半导体霍尔元件。
用这种方法在晶片上制作的多个化合物半导体霍尔元件的磁敏单元的长度(对置的电极间长度)为95μm，宽度为35μm。在50mT的磁场中加上3V的输入电压测定霍尔元件的灵敏度，得到120mV的输出电压。
用自动探测器(自动测定器)测定在晶片内制作的13500个霍尔元件的输入电阻Rin、不平衡电压Vu和旋转90°的不平衡电压rVu。Rin的测定是在输入电流0.1mA中进行的，Vu和rVu的测定是在输入电压3V中进行的。Rin的平均值为820Ω。又，Vu+rVu的偏差具有图19A所示的分布，小至σ＝0.18mV，另外没有超过0.5mV的元件。
我们用下列步骤制作图1所示的已有的化合物半导体霍尔元件。半导体薄膜的层构成和制作顺序与上述实施例1相同。下面说明晶片加工的顺序。
首先，用光刻法形成产生磁敏单元形状的抗蚀图，将它作为掩模用离子刻蚀法直到GaAs基片进行台面型晶体管刻蚀形成磁敏单元后，除去抗蚀剂。
其次，用光刻法形成为了露出InAs层的抗蚀图。用碱性的抗蚀剂显影液从抗蚀剂显影连续地进行对不要的GaAs0.02Sb0.98层和Al0.57Ga0.43As0.04Sb0.96层的刻蚀，此后除去抗蚀剂。为了InAs层不被显影液刻蚀，在InAs层表面停止刻蚀。
其次，用真空蒸镀法连续蒸镀Ti层100nm、Au层600nm，用通常的剥离法形成金属电极层3的图案。此后，对晶片的整个面使用等离子体CVD法，形成作为保护层4的Si3N4，其膜厚为300nm。在Si3N4层上形成焊盘部分成为开口单元的抗蚀图后，通过使用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层的不要部分。在除去抗蚀剂后，在Ar的气氛中对晶片进行250℃、2小时的退火制成霍尔元件。
用这种方法在晶片上制作的多个化合物半导体霍尔元件的磁敏单元的长度(对置的电极间长度)为95μm，宽度为35μm。灵敏度与实施例1相同能够得到120mV。
在晶片内制作的13500个霍尔元件的输入电阻Rin、不平衡电压Vu和旋转90°的不平衡电压rVu的测定是与实施例1同样地进行的。Rin的平均值为820Ω与实施例1相同。Vu+rVu的偏差具有图19B所示的分布，和与实施例11比较σ＝0.76mV相当地大，超过0.5mV的元件是很多的。
下面我们说明用层构成与上述实施例11不同的半导体薄膜，制作图4所示的化合物半导体霍尔元件的步骤。
首先，我们说明半导体薄膜的制作顺序。
用分子束外延(MBE)法，在直径为2英寸的GaAs基片1上，通过顺次地形成500nm的Al0.50Ga0.50As薄膜作为第1化合物半导体层、50nm的In0.05Ga0.95As薄膜作为活性层、50nm的Al0.50Ga0.50As薄膜作为第2化合物半导体层、和10nm的GaAs薄膜作为第3化合物半导体层，形成半导体薄膜。
第2化合物半导体层的Al0.50Ga0.50As是离开活性层一侧10nm的非掺杂层，将第3化合物半导体层一侧的40nm作为Si掺杂层。Al0.50Ga0.50As的禁带宽度大约为1.8eV，是充分大于In0.05Ga0.95As的1.4eV的值。用范德鲍(van der Pauw)法测定半导体薄膜的电特性，得到电子迁移率为7500cm2/Vs、薄膜电阻为1200Ω、薄膜电子浓度为7.0×1011cm-2。
其次，我们说明晶片加工。
首先，用光刻法形成为了露出In0.05Ga0.95As层的抗蚀图。用离子刻蚀法进行不要的GaAs层和Al0.50Ga0.50As层的刻蚀，在In0.05Ga0.95As层的中途停止刻蚀。此后，除去抗蚀剂。
其次，形成产生磁敏单元形状的抗蚀图，将它作为掩模用离子刻蚀法直到GaAs基片进行台面型晶体管刻蚀形成磁敏单元后，除去抗蚀剂。其次，对晶片的整个面用等离子体CVD法，形成作为保护层4的Si3N4，其膜厚为300nm。在Si3N4层上形成金属电极层与In0.05Ga0.95As层接触的部分和焊盘部分成为开口单元的抗蚀图后，通过用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层的不要部分。
此后，除去抗蚀剂后，进一步，用真空蒸镀法连续蒸镀AuGe层250nm、Ni层50nm，Au层350nm，用通常的剥离法形成金属电极层3的图案。最后，在N2的气氛中对晶片进行400℃、5分钟的退火制成霍尔元件。
用这种方法在晶片上制作的多个霍尔元件的磁敏单元的长度(对置的电极间长度)为80μm，宽度为40μm。在该霍尔元件上在50mT的磁场中加上3V的输入电压，测定霍尔元件的灵敏度，得到50mV的输出电压。
在晶片内制作的13500个霍尔元件的输入电阻Rin、不平衡电压Vu和旋转90°的不平衡电压rVu的测定与实施例11同样地进行。Rin的平均值为2000Ω。又，Vu+rVu的偏差小至σ＝0.15mV，另外没有超过0.5mV的元件。
下面说明用层构成与上述实施例12相同的半导体薄膜，制作图1所示的化合物半导体霍尔元件的步骤。半导体薄膜的制作顺序与实施例12相同。下面我们说明晶片加工的顺序。
首先，用光刻法形成产生磁敏单元形状的抗蚀图，将它作为掩模用离子刻蚀法直到GaAs基片进行台面型晶体管刻蚀形成磁敏单元后，除去抗蚀剂。其次，用光刻法形成为了露出In0.05Ga0.95As层的抗蚀图。用离子刻蚀法对不要的GaAs层和Al0.50Ga0.50As层进行刻蚀，在In0.05Ga0.95As层的中途停止刻蚀。此后，除去抗蚀剂。
其次，用真空蒸镀法连续蒸镀AuGe层250nm、Ni层50nm，Au层350nm，用通常的剥离法形成金属电极层3的图案。其次，在N2的气氛中对晶片进行400℃、5分钟的退火后，对晶片的整个面使用等离子体CVD法，形成作为保护层4的Si3N4，其膜厚为300nm。在该Si3N4层上形成焊盘部分成为开口单元的抗蚀图后，通过用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层的不要部分，最后除去抗蚀剂。
用这种方法在晶片上制作的多个霍尔元件的磁敏单元的长度(对置的电极间长度)为80μm，宽度为40μm。与实施例2相同能够得到50mV的灵敏度。
在晶片内制作的13500个霍尔元件的输入电阻Rin、不平衡电压Vu和旋转90°的不平衡电压rVu的测定与实施例11同样地进行。与实施例2相同Rin的平均值为2000Ω。确认Vu+rVu的偏差为σ＝0.30mV比实施例2大，确认到具有超过0.5mV的元件。
用下列步骤制作图4所示的化合物半导体霍尔元件。
首先，说明半导体薄膜的制作顺序。用分子束外延(MBE)法，在直径为2英寸的GaAs基片上，通过顺次地形成500nm的Al0.57Ga0.43As0.04Sb0.96薄膜作为第1化合物半导体层、50nm的InAs薄膜作为活性层、50nm的Al0.57Ga0.43As0.04Sb0.96薄膜作为第2化合物半导体层、和10nm的GaAs0.02Sb0.98薄膜作为第3化合物半导体层，形成半导体薄膜。
Al0.57Ga0.43As0.04Sb0.96的禁带宽度大约为1.2eV，是与InAs的0.36eV比较足够大的值。用范德鲍(van der Pauw)法测定半导体薄膜的电特性，得到电子迁移率为22000cm2/Vs、薄膜电阻为360Ω、薄膜电子浓度为7.9×1011cm-2。
其次，根据图6所示的步骤图说明晶片加工。
首先，形成产生磁敏单元(包含电极接触单元)形状的抗蚀图(S601)，将它作为掩模用离子刻蚀法直到GaAs基片进行台面型晶体管刻蚀形成磁敏单元后(S602)，除去抗蚀剂(S603)。
其次，在半导体薄膜上形成比与金属电极层与InAs层接触的部分稍微大一些的区域成为开口单元的抗蚀图后(S604)，用HCl系的抗蚀剂进行对不要的GaAs0.02Sb0.98层和Al0.57Ga0.43As0.04Sb0.96层的刻蚀(S605)，此后除去抗蚀剂(S606)。因为用了InAs层不被刻蚀的刻蚀液所以在InAs层表面停止刻蚀。
其次，对晶片的整个面使用等离子体CVD法，形成作为保护层的Si3N4，其膜厚为300nm(S607)。在该Si3N4层上形成金属电极层与InAs层接触的部分和焊盘部分成为开口单元的抗蚀图后(S608)，通过用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层的不要部分(S609)，此后除去抗蚀剂(S610)，进一步用真空蒸镀法连续蒸镀Ti层100nm、Au层600nm，用通常的剥离法形成金属电极层13的图案(S611，S612)。最后，在Ar的气氛中对晶片进行250℃、2小时的退火，制成霍尔元件。
用这种方法在晶片上制作的多个霍尔元件的磁敏单元的长度(对置的电极间长度)为95μm，宽度为35μm。对这些霍尔元件进行划片、管芯键合、丝焊，接着进行转移模制，制作经过用环氧树脂进行模制的霍尔元件。
在50mT的磁场中加上3V的输入电压，测定用上述方法制作的霍尔元件的灵敏度，得到120mV的输出电压。另外，将霍尔元件在高温高湿环境下(121℃、99％、2个大气压)放置100小时，调查其前后的不平衡电压变动ΔVu(mV)。进一步，在加热到350℃的焊锡槽中对霍尔元件进行5秒间的浸渍，调查其前后的不平衡电压变动ΔVu(mV)和输入电阻变动ΔRin(％)[电阻变动与浸渍前的电阻值之比]。用输入电流0.1mA测定Rin，用输入电压3V测定Vu。用ΔVu作为标准偏差，ΔRin作为平均值评价50个元件中的测定结果，其结果如下列的表14所示。任何一个值都比后述的比较例小。特别是，在高温高湿试验中ΔVu有很大的改善，具有直接用保护层覆盖与金属电极层接触的活性层以外部分的效果。
用下列步骤制作图1所示的霍尔元件。
半导体薄膜2的层构成和制作顺序与实施例13相同。根据图2所示的步骤图说明晶片加工。首先，用光刻法形成产生磁敏单元(包含电极接触单元)形状的抗蚀图(S201)，将它作为掩模用离子刻蚀法直到GaAs基片1进行台面型晶体管刻蚀形成磁敏单元后(S202)，除去抗蚀剂(S203)。
其次，用光刻法形成为了露出InAs层2b的抗蚀图(S204)。用HCl系的刻蚀液进行对不要的GaAs0.02Sb0.98层2d和Al0.57Ga0.43As0.04Sb0.96层2c的刻蚀(S205)，此后除去抗蚀剂(S206)。因为用了InAs层不被刻蚀的刻蚀液所以在InAs层表面停止刻蚀。
其次，用真空蒸镀法连续蒸镀Ti层100nm、Au层600nm，用通常的剥离法形成金属电极层3的图案(S207)。此后，对晶片的整个面使用等离子体CVD法，形成作为保护层4的Si3N4，其膜厚为300nm(S208)。在该Si3N4层上形成焊盘部分成为开口单元的抗蚀图后(S209)，通过用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层的不要部分(S210)，在除去抗蚀剂后，在Ar的气氛中对晶片进行250℃、2小时的退火，制成霍尔元件。
用这种方法在晶片上制作的多个霍尔元件的磁敏单元的长度(对置的电极间长度)为95μm，宽度为35μm。对这些霍尔元件进行划片、管芯键合、丝焊，接着进行转移模制，制成经过用环氧树脂进行模制的霍尔元件。
在50mT的磁场中加上3V的输入电压，测定用上述方法制作的霍尔元件的灵敏度，得到120mV的输出电压。另外，霍尔元件的不平衡电压变动ΔVu和输入电阻变动ΔRin的测定在与实施例11同样的条件下进行。用ΔVu作为标准偏差，ΔRin作为平均值评价50个元件中的测定结果，其结果如表14所示。任何一个值都非常大不能够得到充分的可靠性。
用下列步骤制作图5所示的霍尔元件。
半导体薄膜的层构成和制作顺序与实施例13相同。我们根据图20所示的步骤图说明晶片加工。首先，用光刻法形成产生磁敏单元(包含电极接触单元)形状的抗蚀图(S2001)，将它作为掩模用离子刻蚀法直到GaAs基片21进行台面型晶体管刻蚀形成磁敏单元后(S2002)，除去抗蚀剂(S2003)。
其次，对晶片的整个面使用等离子体CVD法，形成作为保护层的Si3N4，其膜厚为300nm(S2004)。在该Si3N4层上形成金属电极层与InAs层接触的部分和焊盘部分成为开口单元的抗蚀图后(S2005)，用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层的不要部分(S2006)，其次除去抗蚀剂(S2007)。
其次，用HCl系的刻蚀液进行对不要的GaAs0.02Sb0.98层22d和Al0.57Ga0.43As0.04Sb0.96层的刻蚀，露出与金属电极层接触的InAs表面(S2008)。进一步，用真空蒸镀法连续蒸镀Ti层100nm、Au层600nm，用通常的剥离法形成金属电极层23的图案(S2009、S2010)。最后，在Ar的气氛中对晶片进行250℃、2小时的退火，制成霍尔元件。
用这种方法在晶片上制作的多个霍尔元件的磁敏单元的长度(对置的电极间长度)为95μm，宽度为35μm。对这些霍尔元件进行划片、管芯键合、丝焊，接着进行转移模制，制成经过用环氧树脂进行模制的霍尔元件。
在50mT的磁场中加上3V的输入电压，测定用上述方法制作的霍尔元件的灵敏度，得到120mV的输出电压。又，霍尔元件的不平衡电压变动ΔVu和输入电阻变动ΔRin的测定在与实施例11同样的条件下进行。用ΔVu作为标准偏差，ΔRin作为平均值评价50个元件中的测定结果，其结果如表2所示。任何一个值都非常大不能够得到充分的可靠性。
用下列步骤制作图5所示的霍尔元件。
首先，说明半导体薄膜的制作顺序。用分子束外延(MBE)法，在直径为2英寸的GaAs基片上，通过顺次地形成500nm的Al0.57Ga0.43As0.04Sb0.96薄膜作为第1化合物半导体层、50nm的InAs薄膜作为活性层、50nm的Al0.57Ga0.43As0.04Sb0.96薄膜作为第2化合物半导体层、和10nm的GaAs薄膜作为第3化合物半导体层，形成半导体薄膜。Al0.57Ga0.43As0.04Sb0.96的禁带宽度大约为1.2eV，是与InAs的0.36eV比较充分大的值。用范德鲍(van der Pauw)法测定半导体薄膜2的电特性，得到电子迁移率为22000cm2/Vs、薄膜电阻为380Ω、薄膜电子浓度为7.5×1011cm-2。
其次，根据图20所示的步骤图说明晶片加工。
首先，形成产生磁敏单元(包含电极接触单元)形状的抗蚀图(S2001)，将它作为掩模用离子刻蚀法直到GaAs基片进行台面型晶体管刻蚀形成磁敏单元后(S2002)，除去抗蚀剂(S2003)。
其次，对晶片的整个面使用等离子体CVD法，形成作为保护层的Si3N4，其膜厚为300nm(S2004)。在该Si3N4层上形成金属电极层与InAs层接触的部分和焊盘部分成为开口单元的抗蚀图后(S2005)，用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层的不要部分(S2006)，其次除去抗蚀剂(S2007)。
其次，用离子刻蚀法刻蚀不要的GaAs层和一部分Al0.57Ga0.43As0.04Sb0.96层，用HCl系的刻蚀液刻蚀残留的Al0.57Ga0.43As0.04Sb0.96层，露出与金属电极层接触的InAs表面(S2008)。进一步，用真空蒸镀法连续蒸镀Ti层100nm、Au层600nm，用通常的剥离法形成金属电极层的图案(S2009、S2010)。最后，在Ar的气氛中对晶片进行250℃、2小时的退火，制成霍尔元件。
用这种方法在晶片上制作的多个霍尔元件的磁敏单元的长度(对置的电极间长度)为95μm，宽度为35μm。对这些霍尔元件进行划片、管芯键合、丝焊，接着进行转移模制，制作经过用环氧树脂进行模制的霍尔元件。
在50mT的磁场中加上3V的输入电压，测定用上述方法制作的霍尔元件的灵敏度，得到120mV的输出电压。另外，霍尔元件的不平衡电压变动ΔVu和输入电阻变动ΔRin的测定在与实施例13同样的条件下进行。用ΔVu作为标准偏差，ΔRin作为平均值评价50个元件中的测定结果，其结果如表14所示。任何一个值都比比较例6的第3化合物半导体层是GaAsSb的情形小，在焊锡耐热试验中的改善特别显著。
下面，用与实施例14相同的层构成的半导体薄膜说明制作图4所示的霍尔元件的步骤。
半导体薄膜的制作顺序与实施例142相同。根据图6所示的步骤图实施晶片加工。首先，形成产生磁敏单元(包含电极接触单元)形状的抗蚀图(S601)，将它作为掩模用离子刻蚀法直到GaAs基片进行台面型晶体管刻蚀形成磁敏单元后(S602)，除去抗蚀剂(S603)。
其次，在半导体薄膜上形成比金属电极层与InAs层接触的部分稍微大一些的区域成为开口单元的抗蚀图后(S604)，用离子刻蚀法刻蚀不要的GaAs层和一部分Al0.57Ga0.43As0.04Sb0.96层，用HCl系的刻蚀液刻蚀残留的Al0.57Ga0.43As0.04Sb0.96层，露出与金属电极层接触的InAs表面(S605、S606)。
其次，对晶片的整个面使用等离子体CVD法，形成作为保护层的Si3N4，其膜厚为300nm(S607)。在该Si3N4层上形成金属电极层与InAs层接触的部分和焊盘部分成为开口单元的抗蚀图后(S608)，用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层的不要部分(S609)。
此后除去抗蚀剂(S610)，进一步，用真空蒸镀法连续蒸镀Ti层100nm、Au层600nm，用通常的剥离法形成金属电极层的图案(S611，S612)。最后，在Ar的气氛中对晶片进行250℃、2小时的退火，制成霍尔元件。
用这种方法在晶片上制作的多个霍尔元件的磁敏单元的长度(对置的电极间长度)为95μm，宽度为35μm。对这些霍尔元件进行划片、管芯键合、丝焊，接着进行转移模制，制作经过用环氧树脂进行模制的霍尔元件。
在50mT的磁场中加上3V的输入电压，测定用上述方法制作的霍尔元件的灵敏度，得到120mV的输出电压。另外，霍尔元件的不平衡电压变动ΔVu和输入电阻变动ΔRin的测定在与实施例13同样的条件下进行。用ΔVu作为标准偏差，ΔRin作为平均值评价50个元件中的测定结果，其结果如表14所示。任何一个值与比较例的情形比较都非常小，改善很显著。
下面，我们用与实施例13相同的层构成的半导体薄膜，说明制作图8所示的霍尔元件的步骤。
半导体薄膜的制作顺序与实施例13相同。根据图7所示的步骤图实施晶片加工。首先，在半导体薄膜上形成比金属电极层与InAs层接触的部分稍微大一些的区域成为开口单元的抗蚀图后(S701)，用HCl系的刻蚀液刻蚀不要的GaAs0.02Sb0.98层和Al0.57Ga0.43As0.04Sb0.96层，露出与金属电极层接触的InAs表面(S702、S703)。
其次，对晶片的整个面使用等离子体CVD法，形成作为第1保护层47的SiO2，其膜厚为500nm(S704)。其次，在形成产生磁敏单元(包含电极接触单元)形状的抗蚀图后(S705)，用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀SiO2层的不要部分，其次除去抗蚀剂形成硬掩模(S706)。用该硬掩模用离子刻蚀法直到GaAs基片41进行台面型晶体管刻蚀形成磁敏单元(S707、S708)。当用离子刻蚀法刻蚀半导体薄膜时，硬掩模的SiO2层也被刻蚀残留的膜厚大致为100nm。
其次，对晶片的整个面使用等离子体CVD法，形成作为第2保护层48的Si3N4，其膜厚为300nm(S709)。在该Si3N4层上形成金属电极层与InAs层接触的部分和焊盘部分成为开口单元的抗蚀图后(S710)，通过用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层和SiO2层的不要部分(S711)。其次除去抗蚀剂(S712)。
进一步，用真空蒸镀法连续蒸镀Ti层100nm、Au层600nm，用通常的剥离法形成金属电极层33的图案(S713，S714)。最后，在Ar的气氛中对晶片进行250℃、2小时的退火，制成霍尔元件。
用这种方法在晶片上制作的多个霍尔元件的磁敏单元的长度(对置的电极间长度)为95μm，宽度为35μm。对这些霍尔元件进行划片、管芯键合、丝焊，接着进行转移模制，制作经过用环氧树脂进行模制的霍尔元件。
在50mT的磁场中加上3V的输入电压，测定用上述方法制作的霍尔元件的灵敏度，得到120mV的输出电压。另外，霍尔元件的不平衡电压变动ΔVu和输入电阻变动ΔRin的测定在与实施例13同样的条件下进行。用ΔVu作为标准偏差，ΔRin作为平均值评价50个元件中的测定结果，其结果如下列的表14所示。任何一个值与比较例的情形比较都非常小，可以看到显著的改善。
下面，我们用与实施例14相同的层构成的半导体薄膜，说明制作图8所示的霍尔元件的步骤。
半导体薄膜的制作顺序与实施例14相同。根据图7所示的步骤图实施晶片加工。首先，在半导体薄膜上形成比金属电极层与InAs层43接触的部分稍微大一些的区域成为开口单元的抗蚀图后(S701)，用离子刻蚀法刻蚀不要的GaAs层45和一部分Al0.57Ga0.43As0.04Sb0.96层44，用HCl系的刻蚀液刻蚀残留的Al0.57Ga0.43As0.04Sb0.96层44，露出与金属电极层接触的InAs表面(S702、S703)。
其次，对晶片的整个面使用等离子体CVD法，形成作为第1保护层47的SiO2，其膜厚为500nm(S704)。其次，在形成产生磁敏单元(包含电极接触单元)形状的抗蚀图后(S705)，用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀SiO2层的不要部分，其次除去抗蚀剂形成硬掩模(S706)。用该硬掩模用离子刻蚀法直到GaAs基片41进行台面型晶体管刻蚀形成磁敏单元(S707、S708)。当用离子刻蚀法刻蚀半导体薄膜时，硬掩模的SiO2层也被刻蚀残留的膜厚大致为100nm。
其次，对晶片的整个面使用等离子体CVD法，形成作为第2保护层48的Si3N4，其膜厚为300nm(S709)。在该Si3N4层上形成金属电极层与InAs层接触的部分和ABC部分成为开口单元的抗蚀图后(S710)，通过用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层和SiO2层的不要部分(S711)。其次除去抗蚀剂(S712)。
进一步，用真空蒸镀法连续蒸镀Ti层100nm、Au层600nm，用通常的剥离法形成金属电极层33的图案(S713，S714)。最后，在Ar的气氛中对晶片进行250℃、2小时的退火，制成霍尔元件。
用这种方法在晶片上制作的多个霍尔元件的磁敏单元的长度(对置的电极间长度)为95μm，宽度为35μm。对这些霍尔元件进行划片、管芯键合、丝焊，接着进行转移模制，制作经过用环氧树脂进行模制的霍尔元件。
在50mT的磁场中加上3V的输入电压，测定用上述方法制作的霍尔元件的灵敏度，得到120mV的输出电压。另外，霍尔元件的不平衡电压变动ΔVu和输入电阻变动ΔRin的测定在与实施例13同样的条件下进行。用ΔVu作为标准偏差，ΔRin作为平均值评价50个元件中的测定结果，其结果如下列的表14所示。任何一个值与比较例的情形比较都非常小，可以看到显著的改善。
下面，使用与实施例13相同的层构成的半导体薄膜，说明制作图10所示的霍尔元件的步骤。
半导体薄膜的制作顺序与实施例13相同。根据图9所示的步骤图实施晶片加工。首先，对晶片的整个面使用等离子体CVD法，形成作为第1保护层57的SiO2，其膜厚为500nm(S901)。其次，在形成产生磁敏单元(包含电极接触单元)形状的抗蚀图后(S902)，用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀SiO2层的不要部分，其次除去抗蚀剂形成硬掩模(S903)。用该硬掩模用离子刻蚀法直到GaAs基片51进行台面型晶体管刻蚀形成磁敏单元(S904、S905)。当用离子刻蚀法刻蚀半导体薄膜时，硬掩模的SiO2层也被刻蚀残留的膜厚大致为100nm。
其次，对晶片的整个面使用等离子体CVD法，形成作为第2保护层58的Si3N4，其膜厚为300nm(S906)。在该Si3N4层上形成金属电极层与InAs层接触的部分和焊盘部分成为开口单元的抗蚀图后(S907)，通过用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层和SiO2层的不要部分(S908)。其次除去抗蚀剂(S909)。此后，用HCl系的刻蚀液刻蚀不要的GaAs0.02Sb0.98层42d和Al0.57Ga0.43As0.04Sb0.96层42c，露出与金属电极层接触的InAs表面(S910)。
进一步，用真空蒸镀法连续蒸镀Ti层100nm、Au层600nm，用通常的剥离法形成金属电极层56的图案(S911，S912)。最后，在Ar的气氛中对晶片进行250℃、2小时的退火，制成霍尔元件。
用这种方法在晶片上制作的多个霍尔元件的磁敏单元的长度(对置的电极间长度)为95μm，宽度为35μm。对这些霍尔元件进行划片、管芯键合、丝焊，接着进行转移模制，制作经过用环氧树脂进行模制的霍尔元件。
在50mT的磁场中加上3V的输入电压，测定用上述方法制作的霍尔元件的灵敏度，得到120mV的输出电压。另外，霍尔元件的不平衡电压变动ΔVu和输入电阻变动ΔRin的测定在与实施例13同样的条件下进行。用ΔVu作为标准偏差，ΔRin作为平均值评价50个元件中的测定结果，其结果如下列的表14所示。任何一个值与比较例的情形比较都非常小。
下面，使用与实施例13相同的层构成的半导体薄膜，说明制作图13所示的霍尔元件的步骤。
半导体薄膜的制作顺序与实施例13相同。根据图11所示的步骤图实施晶片加工。首先，对晶片的整个面使用等离子体CVD法，形成作为第1保护层67的SiO2，其膜厚为500nm(S1101)。其次，在形成产生磁敏单元(包含电极接触单元)形状的抗蚀图后(S1102)，用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀SiO2层的不要部分，其次除去抗蚀剂形成硬掩模(S1103)。用该硬掩模用离子刻蚀法直到GaAs基片51进行台面型晶体管刻蚀形成磁敏单元(S1104、S1105)。当用离子刻蚀法刻蚀半导体薄膜时，硬掩模的SiO2层也被刻蚀残留的膜厚大致为100nm。
其次，在该SiO2层上形成比金属电极层与InAs层接触的部分稍微大一些的区域成为开口单元的抗蚀图后(S1106)，通过用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀SiO2层的不要部分(S1107)，其次除去抗蚀剂(S1108)。此后，用HCl系的刻蚀液刻蚀不要的GaAs0.02Sb0.98层52d和Al0.57Ga0.43As0.04Sb0.96层52c，露出与金属电极层接触的InAs表面(S1109)。
其次，对晶片的整个面使用等离子体CVD法，形成第2保护层67的Si3N4，其膜厚为300nm(S1110)。在该Si3N4层上形成金属电极层与InAs层接触的部分和焊盘部分成为开口单元的抗蚀图后(S1111)，通过用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层和SiO2层的不要部分(S1112)。其次除去抗蚀剂(S1113)。
进一步，用真空蒸镀法连续蒸镀Ti层100nm、Au层600nm，用通常的剥离法形成金属电极层53的图案(S1114，S1115)。最后，在Ar的气氛中对晶片进行250℃、2小时的退火，制成霍尔元件。
用这种方法在晶片上制作的多个霍尔元件的磁敏单元的长度(对置的电极间长度)为95μm，宽度为35μm。对这些霍尔元件进行划片、管芯键合、丝焊，接着进行转移模制，制作经过用环氧树脂进行模制的霍尔元件。
在50mT的磁场中加上3V的输入电压，测定用上述方法制作的霍尔元件的灵敏度，得到120mV的输出电压。另外，霍尔元件的不平衡电压变动ΔVu和输入电阻变动ΔRin的测定在与实施例13同样的条件下进行。用ΔVu作为标准偏差，ΔRin作为平均值评价50个元件中的测定结果，其结果如下列的表14所示。任何一个值与比较例的情形比较都非常小。
下面，我们用与实施例13相同的层构成的半导体薄膜，说明制作图14所示的霍尔元件的步骤。
半导体薄膜的制作顺序与实施例13相同。根据图12所示的步骤图实施晶片加工。首先，对晶片的整个面使用等离子体CVD法，形成作为第1保护层77的SiO2，其膜厚为500nm(S1201)。其次，在形成产生磁敏单元(包含电极接触单元)形状的抗蚀图后(S1202)，用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀SiO2层的不要部分，其次除去抗蚀剂形成硬掩模(S1203)。用该硬掩模用离子刻蚀法直到GaAs基片61进行台面型晶体管刻蚀形成磁敏单元(S1204、S1205)。当用离子刻蚀法刻蚀半导体薄膜时，硬掩模的SiO2层也被刻蚀残留的膜厚大致为100nm。
其次，对晶片的整个面使用等离子体CVD法，形成作为第2保护层78的Si3N4，其膜厚为100nm(S1206)。在该Si3N4层上形成比金属电极层与InAs层接触的部分稍微大一些的区域成为开口单元的抗蚀图后(S1207)，通过用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层和SiO2层的不要部分(S1208)，其次除去抗蚀剂(S1209)。此后，用HCl系的刻蚀液刻蚀不要的GaAs0.02Sb0.98层75和Al0.57Ga0.43As0.04Sb0.96层74，露出与金属电极层接触的InAs表面(S1210)。
其次，对晶片的整个面使用等离子体CVD法，形成作为第3保护层79的Si3N4，其膜厚为200nm(S1211)。在该Si3N4层上形成金属电极层与InAs层接触的部分和焊盘部分成为开口单元的抗蚀图后(S1212)，通过用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层的不要部分，其次除去抗蚀剂(S1213)。
进一步，用真空蒸镀法连续蒸镀Ti层100nm、Au层600nm，用通常的剥离法形成金属电极层63的图案(S1214，S1215)。最后，在Ar的气氛中对晶片进行250℃、2小时的退火，制成霍尔元件。
用这种方法在晶片上制作的多个霍尔元件的磁敏单元的长度(对置的电极间长度)为95μm，宽度为35μm。对这些霍尔元件进行划片、管芯键合、丝焊，接着进行转移模制，制作经过用环氧树脂进行模制的霍尔元件。
在50mT的磁场中加上3V的输入电压，测定用上述方法制作的霍尔元件的灵敏度，得到120mV的输出电压。另外，霍尔元件的不平衡电压变动ΔVu和输入电阻变动ΔRin的测定在与实施例13同样的条件下进行。用ΔVu作为标准偏差，ΔRin作为平均值评价50个元件中的测定结果，其结果如下列的表14所示。任何一个值与比较例的情形比较都非常小。
下面，使用与实施例14相同的层构成的半导体薄膜，说明制作图14所示的霍尔元件的步骤。
半导体薄膜的制作顺序与实施例14相同。根据图12所示的步骤图实施晶片加工。首先，对晶片的整个面使用等离子体CVD法，形成作为第1保护层77的SiO2，其膜厚为500nm(S1201)。其次，在形成产生磁敏单元(包含电极接触单元)形状的抗蚀图后(S1202)，用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀SiO2层的不要部分，其次除去抗蚀剂形成硬掩模(S1203)。用该硬掩模用离子刻蚀法直到GaAs基片71进行台面型晶体管刻蚀形成磁敏单元(S1204、S1205)。当用离子刻蚀法刻蚀半导体薄膜时，硬掩模的SiO2层也被刻蚀残留的膜厚大致为100nm。
其次，对晶片的整个面使用等离子体CVD法，形成作为第2保护层78的Si3N4，其膜厚为100nm(S1206)。在该Si3N4层上形成比金属电极层与InAs层接触的部分稍微大一些的区域成为开口单元的抗蚀图后(S1207)，通过用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层和SiO2层的不要部分(S1208)，其次除去抗蚀剂(S1209)。此后，用离子刻蚀法刻蚀不要的GaAs层75和一部分Al0.57Ga0.43As0.04Sb0.96层74，用HCl系的刻蚀液刻蚀残留的Al0.57Ga0.43As0.04Sb0.96层74，露出与金属电极层接触的InAs表面(S1210)。
其次，对晶片的整个面使用等离子体CVD法，形成作为第3保护层79的Si3N4，其膜厚为200nm(S1211)。在该Si3N4层上形成金属电极层与InAs层接触的部分和焊盘部分成为开口单元的抗蚀图后(S1212)，通过用CF4和O2的混合气体的反应性离子刻蚀法，刻蚀Si3N4层的不要部分(S1210)，其次除去抗蚀剂。
进一步，用真空蒸镀法连续蒸镀Ti层100nm、Au层600nm，用通常的剥离法形成金属电极层63的图案(S1214，S1215)。最后，在Ar的气氛中对晶片进行250℃、2小时的退火，制成霍尔元件。
用这种方法在晶片上制作的多个霍尔元件的磁敏单元的长度(对置的电极间长度)为95μm，宽度为35μm。对这些霍尔元件进行划片、管芯键合、丝焊，接着进行转移模制，制作经过用环氧树脂进行模制的霍尔元件。
在50mT的磁场中加上3V的输入电压，测定用上述方法制作的霍尔元件的灵敏度，得到120mV的输出电压。另外，霍尔元件的不平衡电压变动ΔVu和输入电阻变动ΔRin的测定在与实施例13同样的条件下进行。用ΔVu作为标准偏差，ΔRin作为平均值评价50个元件中的测定结果，其结果如下列的表14所示。任何一个值与比较例的情形比较都非常小。
我们制作了使用霍尔元件的指示器件的简单模型。
图21是使用霍尔元件的简单的指示器件的模式图，图中，标号141表示霍尔元件，142表示铁氧体磁铁，143表示印刷电路板。
如图21所示，在印刷电路板143上配置2个霍尔元件141、141，它们离开6mm，将铁氧体磁铁142安装在离开印刷电路板143的1.5mm的高度上。铁氧体磁铁142能够在连结与印刷电路板143平行的2个霍尔元件141、141的线上移动。取该线为X轴，在铁氧体磁铁142与2个霍尔元件141、141间的距离分别相等时的铁氧体磁铁142的位置作为原点。从这时的2个霍尔元件141、141的输出差能够知道铁氧体磁铁142的位置。
关于磁敏单元用上述InAs多层膜构造的霍尔元件的情形、和用GaAs的霍尔元件的情形，测定霍尔元件。
图22是表示测定根据铁氧体磁铁位置的2个霍尔元件的输出差的结果的图。
输入电阻R×灵敏度Vh的值，InAs多层构造的霍尔元件为35[Ω·V]，GaAs的霍尔元件为8[Ω·V]。InAs多层构造的霍尔元件使用具有输入阻抗为950Ω，灵敏度为37mV(1V输入，50mT)的特性的元件，GaAs的霍尔元件使用具有输入阻抗为750Ω，灵敏度为11mV(1V输入，50mT)的特性的元件，分别将输入电压设定为5V。
InAs多层构造的霍尔元件的电阻比GaAs的霍尔元件大，但是InAs多层构造的霍尔元件能够得到特别大的输出差。这表示InAs多层构造的霍尔元件与GaAs的霍尔元件比较，在电力消耗和灵敏度两方面都是有利的。
也能够用上述霍尔元件制作用于便携式设备的开闭开关。图23是表示用霍尔元件制作的用于便携式设备的开闭开关的一个例子的图，图中，标号161表示霍尔元件，162表示磁铁，163表示便携式设备本体，164表示便携式设备的盖子。将霍尔元件161和磁铁162配置在对置的位置上，随着两者的接近或离开起到作为开关机构的作用。
又，也能够用上述霍尔元件制作用于便携式设备的地磁场传感器。图24是表示用霍尔元件制作的用于便携式设备的地磁场传感器的一个例子的图，图中，标号171表示霍尔元件，172表示控制用IC。形成用霍尔元件171检测地磁场的X、Y、Z方向的构成。
此外，我们知道图23和图24所示的开闭开关和地磁场传感器都表示一个例子，不限定于它们的构成，可以考虑其它的应用例。
进一步，也可以通过组入用于上述便携式设备的指示器件、开闭开关、地磁场传感器制作便携式设备。
在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层的上下，配置具有比该活性层大的禁带宽度的化合物半导体层的半导体薄膜、金属电极层和保护层构成的霍尔元件中，因为金属电极层只通过活性层与半导体薄膜接触，用保护层直接覆盖接触面以外的半导体薄膜的全部上面和侧面，所以配置在活性层的上下的禁带宽度大的化合物半导体层的全部面(表面和侧面)被保护层覆盖，因为通过金属电极层不与化合物半导体层接触只与活性层接触，实现了使电流稳定地流过活性层的元件构造，所以能够提供Vu+rVu偏差小的化合物半导体霍尔元件。
特别是，在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层的上下，配置包含具有比该活性层大的禁带宽度的Sb的化合物半导体层的半导体薄膜的霍尔元件中，因为金属电极层只通过活性层与半导体薄膜接触，用保护层直接覆盖接触面以外的半导体薄膜的全部上面和侧面，所以能够实现配置在活性层的上下的禁带宽度大的化合物半导体层的全部面(表面和侧面)被保护层覆盖的构造，可以提供元件特性变动小可靠性高，特别是即便在高温高湿环境下特性变动也很小的化合物半导体霍尔元件。
使由Al、Ga、In、As和P等5种中的至少2种元素和Sb构成化合物半导体叠层构造体的第1和第2化合物半导体层、和由InxGa1-xAsySb1-y(0.8≤x≤1.0，0.8≤y≤1.0)标记的组成的多元系化合物半导体的活性层层叠，将第1和第2化合物半导体层与活性层的晶格常数差都设定在0.0～1.2％的范围内，并将活性层的厚度设定在30～100nm的范围内，所以可以提高量子阱型化合物半导体叠层体的物性控制的再现性，提供可以稳定供给电子迁移率和薄膜电阻高，并且温度特性优越的量子阱型化合物半导体的叠层体，因此，可以在工业上提供灵敏度高电力消耗低，并且温度特性也优越的磁传感器。
另外，通过具有在基片上形成的，膜厚比30nm大比100nm小的InxGa1-xAsySb1-y(0≤x≤1，0≤y≤1)层作为活性层，用化合物半导体层夹住活性层的多层构造的磁敏单元，并使输入电阻R×灵敏度Vh大于等于20[Ω·V](输入电压1V，所加磁场50mT)，与已有技术比较容易设计使用霍尔元件的便携式设备用的器件。
权利要求
1.一种化合物半导体的叠层构造体，通过在基片上依次层叠第1化合物半导体层、活性层和第2化合物半导体层而形成，其特征在于上述各个第1和第2化合物半导体层是由Al、Ga、In、As和P这5种元素中的至少2种元素和Sb构成的化合物半导体层；上述活性层是具有由InxGa1-xAsySb1-y(0.8≤x≤1.0，0.8≤y≤1.0)表示的组成的化合物半导体；上述各个第1和第2化合物半导体层，与上述活性层比较，具有宽的带隙和至少大于等于5倍的电阻值；将上述第1和第2化合物半导体层与上述活性层的晶格常数差都设定在0.0～1.2％的范围内；并且上述活性层具有比30nm厚比100nm薄的层厚。
2.根据权利要求1所述的化合物半导体叠层构造体，其特征在于在上述第2化合物半导体层上层叠有InwGa1-wAs(0≤w≤1)的第3化合物半导体层。
3.根据权利要求1所述的化合物半导体叠层构造体，其特征在于构成上述活性层的化合物半导体是InAs。
4.根据权利要求1、2或3所述的化合物半导体叠层构造体，其特征在于上述第1和第2化合物半导体层的组成是AlZGa1-ZAsYSb1-Y(0.0≤Z≤1.0，0.0≤Y≤0.3)。
5.一种磁传感器，其特征在于在权利要求1到4所述的化合物半导体叠层构造体的活性层中备有电极。
6.一种便携式设备，其特征在于备有权利要求5所述的磁传感器。
7.根据权利要求6所述的便携式设备，其特征在于上述便携式设备是便携式电话。
8.一种霍尔元件，其特征在于具有由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层、在其上下配置了具有比该活性层大的禁带宽度的化合物半导体层的半导体薄膜、金属电极层和保护层，上述金属电极层只通过上述活性层与上述半导体薄膜接触，用上述保护层直接覆盖该接触面以外的半导体薄膜的全部上面和侧面。
9.根据权利要求8所述的霍尔元件，其特征在于上述化合物半导体层是包含Sb的化合物半导体层。
10.根据权利要求9所述的霍尔元件，其特征在于在上述活性层上形成的化合物半导体层至少由2层构成，其表面层是InX2Ga1-X2As(0≤X2≤1)。
11.根据权利要求8、9或10所述的霍尔元件，其特征在于上述半导体薄膜形成在GaAs或Si的基片上，上述活性层是InAs，上述化合物半导体层是AlZ1Ga1-Z1AsY2Sb1-Y2(0≤Z1≤1，0≤Y2≤0.3)。
12.一种霍尔元件，其特征在于具有由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层、在其上下配置了具有比该活性层大的禁带宽度的化合物半导体层的半导体薄膜、金属电极层和保护层，在上述活性层上形成的化合物半导体层至少由2层构成，其表面层是InX2Ga1-X2As(0≤X2≤1)。
13.一种霍尔元件，其特征在于包括具有在基片上形成的，将膜厚比30nm大比100nm小的InxGa1-xAsySb1-y(0≤x≤1，0≤y≤1)层作为活性层，用化合物半导体层夹住该活性层的多层构造的磁敏单元，且输入电阻R×灵敏度Vh大于等于20Ω·V(输入电压1V，所加磁场50mT)。
14.根据权利要求13所述的霍尔元件，其特征在于由Al、Ga、In、As和P这5种元素中的至少2种元素和Sb构成上述活性层的上下部分。
15.一种指示器件，其特征在于使用了权利要求13或14所述的霍尔元件。
16.一种盖子开闭检测开关，其特征在于使用了权利要求13或14所述的霍尔元件。
17.一种地磁场传感器，其特征在于使用了权利要求13或14所述的霍尔元件。
18.一种霍尔元件的制造方法，其特征在于包括在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层的上下，形成配置了具有比该活性层大的禁带宽度的化合物半导体层的半导体薄膜的步骤；对形成金属电极层的区域的上部的化合物半导体层进行刻蚀，露出上述活性层的步骤；和接着，为了全部覆盖露出上述活性层的半导体薄膜而形成保护层的步骤。
19.根据权利要求18所述的霍尔元件的制造方法，其特征在于还包括使用已构图的上述保护层作为掩模，刻蚀上述半导体薄膜的磁敏单元和电极接触单元以外部分的刻蚀步骤；和用第2保护层覆盖在上述刻蚀步骤中露出的基片、半导体薄膜的侧面和上述保护层的步骤。
20.一种霍尔元件的制造方法，其特征在于包括在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层的上下，形成配置了具有比该活性层大的禁带宽度的含Sb的化合物半导体层的半导体薄膜的步骤；在上述半导体薄膜的形成步骤后，形成第1保护层的步骤；使用已构图的该第1保护层作为掩模，通过刻蚀除去半导体薄膜的磁敏单元和电极接触单元以外部分的刻蚀步骤；和用第2保护层覆盖在刻蚀步骤中露出的基片、半导体薄膜和第1保护层的步骤。
21.一种霍尔元件的制造方法，其特征在于包括在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层的上下，形成配置了具有比该活性层大的禁带宽度的含Sb的化合物半导体层的半导体薄膜的步骤；在上述半导体薄膜的形成步骤后，形成第1保护层的步骤；使用已构图的该第1保护层作为掩模，通过刻蚀除去半导体薄膜的磁敏单元和电极接触单元以外部分的步骤；用刻蚀步骤除去第1保护层和上部化合物半导体层，露出与上述金属电极层接触的上述活性层的步骤；用第2保护层覆盖在刻蚀步骤中露出的基片、半导体薄膜和第1保护层的步骤；对上述第2保护层构图，露出上述活性层的步骤；形成上述金属电极层的步骤。
22.一种霍尔元件的制造方法，其特征在于包括在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)构成的活性层的上下，形成配置了具有比该活性层大的禁带宽度的含Sb的化合物半导体层的半导体薄膜的步骤；在上述半导体薄膜的形成步骤后，形成第1保护层的步骤；使用已构图的该第1保护层作为掩模，通过刻蚀除去半导体薄膜的磁敏单元和电极接触单元以外部分的步骤；用第2保护层覆盖在刻蚀步骤中露出的基片、半导体薄膜和第1保护层的步骤；用刻蚀步骤除去第2保护层、第1保护层和上部化合物半导体层，露出与上述金属层接触的上述活性层的步骤；用第3保护层覆盖在刻蚀步骤中露出的半导体薄膜和第2保护层的步骤；对上述第3保护层构图，露出上述活性层的步骤，和形成上述金属电极层的步骤。
23.根据权利要求18到22中任一项所述的霍尔元件的制造方法，其特征在于上述第1保护层是SiO2，上述第2保护层是Si3N4。
24.根据权利要求18到22中任一项所述的霍尔元件的制造方法，其特征在于在GaAs或Si的基片上形成上述半导体薄膜，上述活性层是InAs，上述化合物半导体层是AlZ1Ga1-Z1AsY2Sb1-Y2(0≤Z1≤1，0≤Y2≤0.3)。
全文摘要
本发明提供化合物半导体叠层构造体、霍尔元件和霍尔元件的制造方法。可以稳定地提供电子迁移率和薄膜电阻高，并且温度特性优越的量子阱型化合物半导体的叠层体，因此，可以在工业上提供灵敏度高电力消耗低，并且温度特性也优越的霍尔元件。层叠由Al、Ga、In、As和P中至少2种元素和Sb构成的第1和第2化合物半导体层和In
文档编号H01L29/02GK1615551SQ0380229
公开日2005年5月11日 申请日期2003年1月15日 优先权日2002年1月15日
发明者渡边隆行, 柴田佳彦, 氏原刚志, 吉田孝志, 大山明彦 申请人:旭化成电子株式会社