专利名称：互连结构上溅射蚀刻之原位金属阻障沉积的制作方法
技术领域：
本发明系大体而言相关于半导体晶圆制造。
背景技术：
增加半导体晶圆的密度已经让更多的组件被放置在晶圆表面之上，而此则已经依次减少了组件可获得的表面布线面积，这则导致了利用在晶圆上多层次金属层堆栈的多层次金属化组合(multilevelmetallization schemes)。一个典型的堆栈是从对硅表面的硅化(silicidation)所形成之用以在表面以及金属层之间产生降低的电阻的阻障层开始。
而若铝被作为金属层的导电材质时，则该等阻障层可以避免铝以及硅之间的混杂(alloying)，钛钨(titanium-tungsten，TiW)以及氮化钛(TiN)两者，与其它的材质，系典型地被用作为阻障层。
有时候，在沉积钛钨(TiW)之前，会先沉积一硅化铂层于已暴露的硅之上，而钛钨(TiW)通常系在导电物质(例如，铝)的沉积发生之前，被溅射沉积到晶圆之上，并且进入到开口接触内。而沉积在场氧化物(field oxide)之上的钛钨(TiW)则会在铝蚀刻步骤期间正常的被自该表面移除，。
而氮化钛层则可以藉由包括蒸镀(evaporation)以及溅镀的数种沉积技术而被置于晶圆之上。在氮化硅底下，系正常地需要一层钛层，以提供作为与硅基板之间的高导电性中间物。随着铜(Cu)的金属化，阻障层亦为不可或缺，在硅当中的铜会破坏装置效能，通常所使用的阻障金属包括氮化钛、钽(tantalum)以及、氮化钽(tantalumnitride)。
一典型的晶圆系具有由一些介电质材质所组成的一层，即所谓的接口金属介电层(intermetallic dielectric layer)“IDL”，其系提供在金属层之间的电绝缘，而此层可以接受蚀刻向下达到一第一层次(first-level)金属层的新接触孔，即所谓的“通孔(vias)”或“栓(plugs)”，的屏蔽步骤，导电的栓亦可以藉由沉积导电材质进入该孔中而加以产生，而该第一层次金属层则接着加以沉积以及进行图案化，该IDL/栓/金属的沉积/图案化顺序系对接续的层进行重复。
一多层次的金属系统系比单层金属系统的成本为高，其产率亦较低，并且，尚须对晶圆表面以及中间层的平面化施以更多的注意力，以产生良好的电流携带导线(current-carrying leads)。而部分由于此所需较多的注意力，已经有一些程序加以发展出来以移除生长在晶圆上的污染氧化物(“原生氧化物”)。
因此，半导体制造会牵涉到形成在介电晶圆上之一或更多程序，通常会在一互连结构已经被图案化至介电质层(“硬屏蔽”)之后。典型地，金属系被沉积至该晶圆之上，并且，被选择性的蚀刻移除，而接续的金属层及半导体或介电层会在半导体晶圆上形成电性组件。
在金属沉积之前，该晶圆之表面系需要清除原生氧化物。传统上，如此之清洗系在一与金属沉积分开的溅镀反应室中，将晶圆自一个沉积反应室移至另一个反应室将使晶圆遭受周围环境污染的机会增加，并且，因为需要至少两个反应室，也会增加制造成本。
传统的方向性氩轰击(directional argon bombardment)(“氩溅镀”)系为在将金属阻障层以及种子层(seed layer)沉积到互连结构上的期间所普遍使用的程序，氩溅镀程序系同时用于金属沉积以及作为一“清洗”。
溅镀沉积(一般而言)是能将任何金属沉积至任何基板的程序，其系广泛的用于涂覆服装用的珠宝以及在玻璃及透镜上放上光学涂层。溅镀系在真空中发生，并且是一物理而非化学的程序，其有时亦指物理气相沉积。前面有关溅镀沉积的叙述是一概括性的叙述，并不意欲于排除溅镀程序如何操作或任何特殊的溅镀设备的其它理论。
溅镀沉积传统上发生在真空反应室(沉积反应室)中，在其中，系为一所需用于沉积之材质的固体平板，即所谓的“溅镀靶(target)”，而该溅镀靶系为电接地，然后，氩气体系被导入《沉积反应室中，并加以离子化而为带正电荷，而带正电荷的氩原子(实际上是“离子”)系会受到接地溅镀靶的吸引并加速朝向该溅镀靶，在加速期间，其会获得作为力量的动量并攻击该溅镀靶，而在该溅镀靶，则发生所谓的动量转移，正如在撞球台上，白球将其能量转移至其它球而造成它们分散一样，氩离子攻击所需材质的平板，也会造成其粒子的分散，因此，氩原子从该溅镀靶将原子及分子撞掉而进入沉积反应室的真空中，这就是溅镀活动。而在沉积反应室中分散之已溅镀原子或分子系会有一些停住而留在该晶圆之表面。
溅镀系为将物质沉积至晶圆上之阶梯式且较有利的方法，而在此系需要一平坦的涂层。材质系以广泛范围之角度到达晶圆以涂覆晶圆表面，如此“阶梯式”的覆盖可以藉由旋转或加热该晶圆而获得更进一步的改善。
需要干净且干燥的氩(或氖)以维持薄膜(涂层)之组成特征，而且，低湿度系可以避免不需要的沉积薄膜氧化。沉积反应室系装载晶圆，并且，压力系藉由帮浦(抽取下降)而降低至大约1×10-9torr，氩系被导入并且离子化，而对于氩进入反应室的量的控制是不可或缺的，因为其会造成反应室压力的上升，随着氩以及被溅镀材质置入沉积反应室中，压力上升至大约1×10-3torr，因此，沉积反应室系为有关于购买、操作以及维持之高成本的精确设备，而且，传统之沉积反应室需要仔细地且浪费时间的设定以及操作。
传统氩溅镀清洗的意图是将金属将要沉积于其上之晶圆表面的原生氧化物移除，然而，该氩溅镀清洗亦可以执行在已图案化之介电质或金属层上，只是发现到，氩溅镀清洗的轰击总是会造成一些潜在的问题。
当传统的氩溅镀清洗执行在一已图案化之晶圆上时，损害可能会发生在晶圆上，在第2图的晶圆剖面示意图中，在200之前，以及200’之后，氩溅镀系加以执行，该晶圆200、200’包括数个特征(features)，其包括一硬屏蔽201、一IDL 202、以及一金属203，在传统之氩溅镀清理之后，该晶圆200’可能已经具有对硬屏蔽201’或者是对IDL 202’的损害，改变亦有可能发生在蚀刻剖面轮廓204’以及发生在侧壁206’，更甚者，在底下的金属会泼溅到甚至穿透IDL 205’。
当传统氩溅镀执行在金属层时，晶圆亦可能受到损害，在第3A图之晶圆示范性剖面示意图中，传统性氩溅镀清理系在300之前或300’之后执行，该晶圆300、300’包括一硬屏蔽301、一IDL 302、以及一金属303，在传统的氩溅镀清理之后，该晶圆其所具有之已经沉积在场(field)307，、沟渠底部302，、以及逐渐变细的侧壁306’的金属可能会被移除，而对硬屏蔽301’以及IDL 302’与对蚀刻剖面轮廓304’的损害亦可能发生，再一次，位于底下的金属可能会泼溅至该IDL 302’以及沉积之金属305’之上。
发明内容
因此，有使金属沉积以及溅镀清理程序不需要使用超过一个反应室之一最小化制程反应室数目的半导体制造程序的需要存在。
亦有可避免或最小化对硬屏蔽或对IDL之损害，并且不会对蚀刻剖面轮廓有重大的改变或是将在底下之金属泼溅至IDL上之执行在介电质层上之气体溅镀清理程序的需要存在。
本发明系提供一种在一单一沉积反应室中制造半导体装置之方法，而其中该半导体结构系为一介电结构，而在该介电质结构之上系为使用微影以及蚀刻技术而被选择性地图案化之互连结构。初始金属层可被沉积或不被沉积在该已图案化之介电结构之上，接着，在不将该已图案化晶圆移动至一溅镀反应室的情况下，原生氧化物系藉由方向性气体轰击而加以移除，并且在此同时执行中性金属的沉积。
本发明较佳地是包括，沉积在该介电结构上之该一或多初始金属层的厚度范围系介于10埃至500埃之间。
根据一实施例，一或多个另一材质可被沉积至该介电结构之上，这些材质系较佳地包括衬垫材质或种子层材质，例如，选自氮化钽(TaN)、钽(Ta)、钛(Ti)、氮(硅)化钛(Ti(Si)N)、钨(W)、以及铜(Cu)其中之一或多材质。
亦有将一气体溅镀清洗程序执行在一金属层上之需要的存在，以进而避免或最小化对于硬屏蔽或对IDL之损害，且不会对蚀刻剖面轮廓有重大的改变，也可最小化对位于场(field)、沟渠底部、以及逐渐变细之侧壁之所沉积之金属的移除，更不会将底下金属泼溅到该IDL之上或泼溅到沉积之金属之上，以及半导体结构不需要自先前步骤所使用之反应室移动到不同之程序反应室。
本发明较佳地是提供一种原位沉积中性金属以在用于移除半导体装置之金属表面上之原生氧化物的一方向性气体轰击期间保护结构特征之方法。较佳地是，该半导体装置之方向性气体轰击系与中性金属的沉积同时进行。
在一较佳实施例中，该中性金属可以是与该溅镀靶相同之材质，或是包括选自钽(Ta)、钛(Ti)、以及钨(W)的其它材质。
第1图其系显示根据本发明一较佳实施例之半导体晶圆制造方法各个观点的流程图；第2图其系显示已知技术在执行氩溅镀于半导体晶圆之介电质层上所受到之限制的剖面示意图；第3A图其系显示已知技术在执行氩溅镀于半导体晶圆之金属层上所受到之限制的剖面示意图；第3B图其系显示利用已知程序以及本发明之示范性实施例两者所准备之晶圆的侧壁、硬屏蔽、以及蚀刻轮廓特征的样品剖面轮廓显微照相图；第3C图其系显示利用已知程序所准备之晶圆的侧壁、硬屏蔽、以及蚀刻轮廓特征的样品剖面轮廓显微照相图；第4图其系显示用于根据本发明之程序中之示范性晶圆的剖面轮廓块状图；第5图其系显示用于根据本发明之程序中，在初始衬金属层沉积之后之示范性晶圆的剖面轮廓块状图；第6图其系显示用于根据本发明之程序中，以中性金属原位(insitu)气体溅镀之后之示范性晶圆的剖面轮廓块状图；第7图其系显示用于根据本发明之程序中，在更进一步之衬层或种子层材质沉积之后之示范性晶圆的剖面轮廓块状图；第8A图其系显示分别使用已知技术方法(左边)以及本发明实施例(右边)所产生之两个示范性晶圆之效能的样品I-V测试结果；以及第8B图其系显示分别使用已知技术方法(左边)以及本发明实施例(右边)所产生之两个示范性晶圆之效能的样品TDDB测试结果。
具体实施例方式
根据本发明之实施例，气体溅镀清理程序系加以提供以执行在一已图案化之晶圆上，而该程序系可避免或最小化对硬屏蔽或对IDL之损害，并且不会对蚀刻剖面轮廓有重大的改变或是将在底下之金属泼溅至IDL之上。
另外，根据本发明一实施例系提供具有优势地利用单一沉积反应室之半导体装置制造方法。
正如第1图中流程图10所示，该程序系开始于一半导体装置(晶圆)(未显示)，其系具有一介电质层，而在该介电质层之上系有选择性地利用微影或是蚀刻技术11而加以蚀刻的一互连结构，如此之微影以及蚀刻系在已知技术领域中所熟知，此晶圆系被放置到一沉积反应室(未显示)中。
接着，则决定初始金属层是否要进行沉积12，若不需要任何初始金属层，则该晶圆可以不经任何程序而在该沉积反应室中，否则，一或多层的金属层会被沉积到该介电结构之上13，虽然亦可以使用其它材质，但是衬垫材质较佳地是氮化钽、钽、钛、氮化钛或钨。
然后，在不将该晶圆移动至一溅镀反应室的情形下，原生氧化物系利用以中性金属沉积执行之原位(in situ)气体溅镀而加以移除14。
在移除该原生氧化物之后，较佳地是决定是否要进行额外材质之沉积15。若没有额外的材质需要被沉积，则整个程序终止17，并且，可将晶圆移开。
否则，更进一步的材质可以被沉积到该晶圆上16，这些材质较佳地是包括衬层或是种子层材质，例如，氮化钽、钽、钛、氮(硅)化钛(Ti(Si)N)、钨、铜、或任何其它适合的材质。
决定是否有额外之材质需要被沉积之步骤15以及沉积更进一步材质之步骤16系较佳地在不将该晶圆移出该沉积反应室的情形下加以重复进行，直到没有额外的材质需要再被沉积为止。虽然在气体溅镀以及中性金属沉积之后该晶圆可能需要在沉积反应室外的额外处理程序，但较佳也较有利的是在该沉积反应器内执行尽可能多的操作。
第4图系描述使用于根据本发明之程序中之示范性晶圆的剖面轮廓图。一互连结构系利用一微影以及蚀刻技术而加以图案化在该介电结构上，该互连结构系可包括线(沟渠结构)、通孔结构、以及其它在已知技术中已知的结构(路径，path)。
沉积完初始金属层后之结果的例子系呈现于第5图中。在程序顺序中的第一个步骤系将介电结构(晶圆)中之气体去除，一初始衬金属层501或一系列的层系可沉积于该已图案化之介电质之上。
该层501或该等层系典型地且较佳地包括氮化钽、钽、钛、氮化钛、钨、或其它适合的材质。
这些层的厚度系较佳地为介于10至500埃间的任何厚度，其系取决于特殊结构以及技术的需要。
紧接在该初始金属薄膜沉积之后，该晶圆系较佳也较有利的留在相同的沉积反应室中，并同时开始方向性气体轰击以及中性金属沉积。此步骤的结果如第6图所示。
因为场(field)、沟渠底部、以及逐渐变细的侧壁比起该通孔底部有较高的中性金属沉积率，因此在这些区域的负蚀刻率可以达成，同时也可以维持在通孔底部601之正蚀刻率。所以，该气体溅镀移除了在底下之金属表面的原生氧化物，却不会损害其它的区域，例如，场(field)、沟渠底部、以及逐渐变细的侧壁。
紧接在执行于已图案化之晶圆上之气体溅镀之后，更进一步之衬层或种子层材质系进行沉积，而该材质系可包括氮化钽、钽、钛、氮化钛、钨、铜、或其它适合的材质703。此显示于第7图中。
正如第6图所示的一样，在通孔底部704之正蚀刻率可以被达成，而同时也可将第二材质(中性金属)702沉积于位在其它区域(例如，场(field)、沟渠底部、以及逐渐变细的侧壁)之第一材质的顶部。较佳地是，此程序系将对第一金属层以及底下IDL的损害减到最小，因而造成在逐渐变细的通孔周围较平坦及较佳的金属覆盖。
第8A图系为描述分别使用已知技术方法(左边)以及本发明实施例(右边)所产生之两个示范性晶圆之效能的实际I-V冲撞(rmping)测试结果，而第8A图系为描述分别使用已知技术方法(左边)以及本发明实施例(右边)所产生之两个示范性晶圆之效能的实际时间相依介电崩溃(time-dependent dielectric breakdown，TDDB)测试结果。第8A图以及第8B图系举例说明了，本发明实施例所产生之晶圆的介电崩溃行为要较好的抗性。
第3B图系为描述分别使用已知技术方法(左边)以及本发明实施例(右边)所准备之晶圆的侧壁、硬屏蔽、以及蚀刻轮廓特征的样品剖面轮廓显微照相图。使用已知技术(左边、箭头)所准备之逐渐变细的侧壁系受到重大的损害，而使用根据本发明之一实施例(右边、箭头)所准备之逐渐变细的侧壁则显示出其受到的损害少了相当多，并且外观上也较平滑。
虽然本发明在此系以特殊实施例做为参考而加以叙述，但是可以了解的是，这些仅是本发明之原则以及应用的举例说明，因此可以了解的是，对于实施例众多的修饰以及其它排列的设计都将不脱所附权利要求所定义之本发明的精神及范围。
权利要求
1.一种在一单一沉积反应室中制造一半导体装置的方法，其中该半导体装置系具有一介电结构，该制造方法包括下列步骤(a)图案化该介电结构，以形成一暴露一底下金属导体表面之开口；(b)于该已图案化之介电结构之上，选择性地沉积一或多初始金属层；以及(c)透过一溅镀蚀刻程序而移除原生氧化物以及同时沉积中性金属。
2.根据权利要求第1项所述之方法，其中沉积在该介电结构上之该一或多初始金属层系包括选自氮化钽(TaN)、钽(Ta)、钛(Ti)、氮(硅)化钛(Ti(Si)N)、以及钨(W)其中之一或多材质。
3.根据权利要求第1项所述之方法，其中该溅镀蚀刻程序系使用选自氩(Ar)、氦(He)、氖(Ne)、氙(Xe)、氮(N2)、氢(H2)、氨(NH3)以及联胺(N2H2)的气体。
4.根据权利要求第1项所述之方法，其中沉积在该介电结构上之该一或多初始金属层的厚度范围系介于10至500埃之间。
5.根据权利要求第1项所述之方法，其更包括在该介电结构上沉积一或多另一材质。
6.根据权利要求第5项所述之方法，其中沉积在该介电结构上之该一或多另一材质系包括衬垫材质。
7.根据权利要求第5项所述之方法，其中沉积在该介电结构上之该一或多另一材质系包括种子层材质。
8.根据权利要求第5项所述之方法，其中沉积在该介电结构上之该一或多另一材质系包括选自氮化钽(TaN)、钽(Ta)、钛(Ti)、氮(硅)化钛(Ti(Si)N)、钨(W)、以及铜(Cu)其中之一或多材质。
9.根据权利要求第1项所述之方法，其中该溅镀蚀刻程序系进行实质上与该金属导体之顶部表面相同之深度。
10.根据权利要求第1项所述之方法，其中该开口系为一通孔或一沟渠。
11.根据权利要求第1项所述之方法，其更包括以铜填满该开口之步骤。
12.根据权利要求第1项所述之方法，其中该溅镀蚀刻程序系进行较该底下金属导体之表面为深之深度。
13.一种于一溅镀靶上沉积中性金属的方法，包括下列步骤在用于移除在底下金属导体表面上之原生氧化物的一方向性气体轰击期间，原位(in situ)沉积该中性金属。
14.根据权利要求第13项所述之方法，其中该中性金属可以是与该靶相同之材质，或是包括选自钽(Ta)、钛(Ti)、以及钨(W)其中之一或多材质。
15.根据权利要求第13项所述之方法，其中该金属导体系为选自铜、钨以及铝其中之一者。
全文摘要
本发明系提供一种在一单一沉积反应室中制造半导体装置之方法，而其中该半导体装置系具有一介电结构，而在该介电结构之上系为使用微影以及蚀刻技术而被选择性地图案化之互连结构。在溅镀蚀刻程序之前，该介电结构系可藉由扩散阻障材质而被选择性地加以覆盖。此溅镀蚀刻程序系用于移除在底下之金属导体表面的原生氧化物，并且包括同时执行之方向性气体轰击以及中性金属沉积。扩散阻障材质亦可以被沉积进入该图案之中。
文档编号H01L21/768GK1601702SQ200410032489
公开日2005年3月30日 申请日期2004年4月9日 优先权日2003年4月9日
发明者K·川恩达, L·柯利文格尔, A·考利, 方隼飞, S·格利高, A·H·西蒙, T·斯布恩尔, 王允愈, 杨智超 申请人:因芬尼昂技术股份公司, 国际商业机器公司, 联华电子股份有限公司