专利名称：半导体芯片的堆叠构造的制作方法
技术领域：
本实用新型为一种半导体芯片的堆叠构造，特别指一种制造上更为便利及有效降低堆叠的尺寸。
背景技术：
在科技的领域，各项科技产品皆以轻、薄、短小为其诉求，因此，对于集成电路的体积越小越理想，更可符合产品的需求。而以往集成电路即使体积再小，亦只能并列式地电连接于电路板上，而在有限的电路板面积上，并无法将集成电路的容置数量有效地提升，是以，欲使产品达到更为轻、薄、短小的诉求，将有其困难之处。
因此，将若干个集成电路予以叠合使用，可达到轻、薄、短小的诉求，然而，若干个集成电路叠合时，上层集成电路将会压到下层集成电路的导线，以致将影响到下层集成电路的信号传递。
是以，现有的一种集成电路堆叠构造，请参阅图1，其包括有一基板10、一下层芯片12、一上层芯片14、多个导线16及一隔离层18。下层芯片12设于基板10上，上层芯片14由隔离层18叠合于下层芯片12上方，使下层芯片12与上层芯片14形成一适当的间距20，如是，多个导线16即可电连接于下层芯片12边缘，使上层芯片14叠合于下层芯片12上时，不致于压损多个导线16。
然而，此种结构在制造上必须先制作隔离层18，再将其粘着于下层芯片12上，而后再将上层芯片14粘着于隔离层18上，是以，其制造程序较为复杂，生产成本较高，且封装体积亦较大。
发明内容
本实用新型的主要目的，在于提供一种半导体芯片的堆叠构造，其具有制造便利的功效，以达到降低生产成本的目的。
本实用新型的另一目的，在于提供一种半导体芯片的堆叠构造，其具有缩小体积的功效，以达到轻薄短小的目的。
本实用新型半导体芯片的堆叠构造包括有一基板，其设有一上表面及一下表面，该下表面形成有多个第一电极；一凸缘层为一框型结构，叠合于该基板的上表面，而与该基板形成有一凹槽，该凸缘层设有多个第二电极及多个第三电极；一下层芯片，其设置于该基板的上表面上，并位于该凹槽内；多条第一导线由凸缘层上的第一电极打线至该下层芯片上；多个隔绝元件设置于该下层芯片上；一上层芯片设置于该下层芯片上方，被该多个隔绝元件支撑住；多条第二导线由该上层芯片打线至该凸缘层的第三电极上；及一封胶层用以将该上层芯片及该下层芯片包覆住。使得半导体芯片的制造更为便利并有效降低堆叠的尺寸。
图1为现有半导体芯片的堆叠构造的剖视图。
图2为本实用新型半导体芯片的堆叠构造的剖视图。
图号说明现有图号基板 10下层芯片 12上层芯片 14导线 16隔离层 18间距 20本实用新型图号基板 30凸缘层 32下层芯片 34第一导线 36隔绝元件 38上层芯片 40
第二导线 42封胶层 44上表面 46下表面 48第一电极 50凹槽 52第二电极 54第三电极 5具体实施方式
请参阅图2，为本实用新型的半导体芯片的堆叠构造，其包括有一基板30、一凸缘层32、一下层芯片34、多条第一导线36、多个隔绝元件38、一上层芯片40、多条第二导线42及一封胶层44其中基板30设有一上表面46及一下表面48，下表面48形成有多个第一电极50。
凸缘层32为一框型结构，叠合于基板30的上表面46上，而与基板30形成有一凹槽52，凸缘层32上方设有多个第二电极54及多个第三电极56。
下层芯片34设置于基板30的上表面46上，并位于凹槽52内。
多条第一导线36由凸缘层32上的第一电极50打线至下层芯片34上，是以，第一导线36与下层片34接触之处，可得到较小的线弧。
多个隔绝元件38在本实施例中为金球，其设置于下层芯片34的周边。
上层芯片40设置于下层芯片34上方，被多个隔绝元件38支撑住。
多条第二导线42由上层芯片40打线至凸缘层32的第三电极上56上。
封胶层44用以将上层芯片40及下层芯片34包覆住。
本实用新型半导体芯片的堆叠构造的制造方法，请参阅图2，首先提供一基板30，其设有一上表面46及一下表面48，下表面48形成有多个第一电极50。
提供一凸缘层32，其为一框型结构，叠合于基板30的上表面46上，而与基板30形成有一凹槽52，凸缘层32上方设有多个第二电极54及多个第三电极56。
提供一下层芯片34，其设置于基板30的上表面46上，并位于凹槽52内。
提供多条第一导线36，其由凸缘层32上的第一电极50打线至下层芯片34上，是以，第一导线36与下层片34接触之处，可得到较小的线弧。
提供多个隔绝元件38，在本实施例中为金球，其设置于下层芯片34的周边。
提供一上层芯片40，设置于下层芯片34上方，被多个隔绝元件38支撑住。
提供多条第二导线42，其由上层芯片40打线至凸缘层32的第三电极上56上。及是以，本实用新型将多条第一导线36由凸缘层32的第一电极50打线至下层芯片34，因此，位于下层芯片34位置的导线36可得到较小的线弧，使得封装体积可有效的缩小。再者。本实用新型以隔绝元件38取代传统的间隔器，亦可有效降低封装的尺寸。另，将第一导线36及第二导线42打线于凸缘层32上，可降低导线的长度，使其制造上较便利，亦可提高封装的良率。
在较佳实施例的详细说明中所提出的具体实施例仅为了易于说明本实用新型的技术内容，并非将本实用新型狭义地限制于实施例，凡依本实用新型的精神及以下申请专利范围的情况所作种种变化实施均属本创作的范围。
权利要求1.一种半导体芯片的堆叠构造，其特征在于，包括有一基板，其设有一上表面及一下表面，该下表面形成有多个第一电极；一凸缘层，其为一框型结构，叠合于该基板的上表面，而与该基板形成有一凹槽，该凸缘层设有多个第二电极及多个第三电极；一下层芯片，其设置于该基板的上表面上，并位于该凹槽内；多条第一导线，其由凸缘层上的第一电极打线至该下层芯片上；多个隔绝元件，其设置于该下层芯片上；一上层芯片，其设置于该下层芯片上方，被该多个隔绝元件支撑住；多条第二导线，其由该上层芯片打线至该凸缘层的第三电极上；及一封胶层，将该上层芯片及该下层芯片包覆住。
2.如权利要求1所述的半导体芯片的堆叠构造，其特征在于，该多个隔绝元件为金球。
专利摘要本实用新型为半导体芯片的堆叠构造，包括有一基板，其设有一上表面及一下表面，该下表面形成有多个第一电极。一凸缘层为一框型结构，叠合于该基板的上表面，而与该基板形成有一凹槽，该凸缘层设有多个第二电极及多个第三电极。一下层芯片，其设置于该基板的上表面上，并位于该凹槽内。多条第一导线由凸缘层上的第一电极打线至该下层芯片上。多个隔绝元件设置于该下层芯片上。一上层芯片设置于该下层芯片上方，被该多个隔绝元件支撑住。多条第二导线由该上层芯片打线至该凸缘层的第三电极上。一封胶层用以将该上层芯片及该下层芯片包覆住。
文档编号H01L23/28GK2785140SQ20052000004
公开日2006年5月31日 申请日期2005年1月6日 优先权日2005年1月6日
发明者辛宗宪, 黄以碧 申请人:胜开科技股份有限公司