专利名称：用肖特基源极触点实施的隔离栅极沟槽式金属氧化物半导体场效应晶体管记忆胞的制作方法
技术领域：
本发明涉及一种半导体功率组件，特别涉及一种改良且创新的制造过程 与组件结构，其提供肖特基源极触点实施的隔离栅极沟槽式(SGT)MOSFET 记忆胞，以增进高频功率切换(high frequency power switching)、桥式电路 (H-bridge)与同步整流电路的应用。
2.
背景技术：
为了减少半导体功率组件的功率损耗以及增加半，功率组件的切换速 度，最好是进一步减少电阻与栅极电容值，且一肖特基二极管(Schottky diode)的集成早已实施于半导体功率组件中，如金属氧化半导体场效晶体管 (MOSFET)中。如图1A与图IB所显示的标准MOSFET组件，其集成肖 特基二极管以绕过本体二极管(bodydiode)，因此改善MOFET组件的运作。 MOFET组件性能的增进会改善桥式电路(H-bridge)与同步整流的应用。如 图1A所示的MOSFET组件，其具有一集成式结势垒控制肖特基(juctkm barrier controlled Schottky， JBS)区，此集成式结势垒控制肖特基(JBS)区可 是一个肖特基阵列，其具有散布在肖特基触点间的P-N结栅极(P-Njunction grid)。 一旦施加临界逆向偏压，此P-N结将夹断位在肖特基触点下的信道区 域以阻止大量的偏压漏电流产生。耗散层所造成的屏蔽效应(shielding effect) 也会改善击穿电压(breakdownvoltage)。但是，考虑到串连的电阻会增加， 且因为在集成式结势垒控制肖特基(JBS)区中，P-N结的存在会占据大部分
的表面积，为了实际的考量，需要减少整个肖特基触点区域，从而有利于正
向传导(forward conduction),而在整个肖特基触点区域减少的情况下，会导 致通路正向电压的增加。在图IB中，实施一集成沟槽MOS势垒肖特基 (TMBS)，该集成TMBS包括设置在MOS沟槽间的肖特基二极管阵列，电 荷耦合(charge coupling)位于外延/漂移区的平台状部份中的多数电荷载流 子与沟槽的绝缘侧壁上的金属之间，电荷耦合使得肖特基触点下方的电场重 新分布，改善了击穿电压及减少逆向漏电流。
美国专利4,675,713号公开一种利用源极肖特基结的方法,利用源极肖特 基结作为一半导体功率器件的体区触点(body contact)。美国专利4,983,535 号公开一种制造方法来制造一 DMOS器件，该器件具有一源极及一位于体区 (body region)顶部的耐火金属肖特基势垒。但是，这些器件仍具有需要使 用相当高势垒高度的金属的限制，且器件的性能也无法满足如今需要进一步 减少电阻和高驱动电流的需求。
图2公开了一种改良式DMOS，是由本发明的共同发明人所提出的同在 审査中的申请案。此DMOS具有一改良的结构，在接近栅极沟槽与源极处， 有一个具有反击穿(anti-punch)植入的源极体区(souce-body)沟槽，其位 置沿着沟槽侧壁。 一集成肖特基二极管由在源极体区触点沟槽底部沉积一高 势垒高度的金属所形成的，从而作为集成肖特基触点(Schottkycontact)。 一 低势垒高度金属进一步被沉积覆盖到高势垒高度金属上，从而为源极和体区 提供欧姆触点。如图2所示的DMOS器件将肖特基集成在每一个有源区无损 耗的记忆胞上，从而形成如旧方法所形成的肖特基。然而，高势垒高度金属 在关闭状态下要达到可接受的低漏电流值会存在不利之处，这是因为沉积高 势垒高度金属与低势垒高度金属来满足肖特基和源极-体区欧姆触点所需的 成本较高。
此外，如图1A、图1B、图2所示，上述的组件结构依旧受一相当高的 栅极-漏极电容值(Cgd)所限制，其中栅极-漏极电容值由设置在衬底底部的 沟槽栅极与漏极间的耦合所引起的。对于包含有MOSFET与IGBT的功率晶 体管而言，新组件结构与制造过程早已公开了不同的栅极结构，其具有一隔 离栅极沟槽式(SGT， shielded gate trench)结构，以减少在这些转换功率组
件的栅极和漏极间的受速度限制的电容值。但上述技术仍面临着技术上的限
制和困难，而且，随着高频切换功率组件的需求逐渐增加，更急需提供有效 的解决方法以解决这些技术的困难与限制。
Baliga在美国专利第5,998,833号中公开了一个DMOS记忆胞，如图1C 所示， 一源极电极被设置在沟槽栅极下，以减少栅极-漏极电容值，且DMOS 记忆胞的栅极被分成两部分。栅极-漏极电容值的减少是因为栅极-漏极重迭 区域的电容值被消除了。
如图1D所示的美国专利第6，690，062号专利公开了一个MOSFET组件， 其中晶体管结构的转换性能由于在一边缘区提供的隔离电极而有所改善，此 隔离电极围绕至少一个有源记忆胞阵列区域。在一边缘栅极结构与一漏极区 之间具有电容值，其中位于边缘区的隔离电极会减少晶体管栅极-漏极电容值 Cgd。
在美国专利第6，891，223号，由Krumrey等人所公开的晶体管，其包含 沿着半导体衬底上沟槽而设置的晶体管记忆胞，并具有两个以上的电极结构 设置在沟槽中。另外，如图1E所示，金属化结构被设置在衬底表面上，且 沟槽延伸至晶体管的非有源边缘区中，并在边缘区中建立电极结构与相对金 属化结构间的电性连接。
上述专利所公开的晶体管结构仍具有一常见的困难，即位在沟槽底部上 的源极电极与通过半导体功率组件的边缘区的源极电压连接，如此会无法避 免源极电极电阻的增加。再者，需要额外的掩模来产生这样的连接方式，从 而增加了制造成本。
因此，在功率半导体组件设计与制造技艺中，有必要提供一种创新的制 造方法与组件结构来形成功率组件，进而解决上述所讨论的问题与限制。
发明内容
本发明的一个目的是提供一种具有隔离栅极沟槽式(SGT)结构的半导 体功率组件，该组件具有底部隔离电极，从而更直接地改善和源极电压的连 接关是。特别的，本发明公开一种宏记忆胞布局(macro-cell layout)方法， 在此宏记忆胞中，沟槽内填有导电性多晶硅，用于将隔离栅极沟槽式(SGT) 结构的底部隔离电极和源极金属直接电性连接。故，在上述讨论的传统结构 中，由于组件周边部分与源极电压连接上所面临的前述问题、困难就可获得
本发明的另一个目的是提供一种将创新且改良过的隔离栅极沟槽式
(SGT)结构和集成肖特基源极触点沟槽结构结合在一起，以进一步增进 MOSFET的转换性能与增加集成肖特基的面积效能(area efficiency)。形成 一低势垒高度的金属层覆盖一源极触点沟槽，因此就作为一个集成肖特基触 点通过本体二极管而改善源极性能。同时，沿着沟槽式墙壁形成一击穿植入 区从而在源极触点肖特基处提供一击穿预防区(punchthroughprevention)。
本发明的另一个目的是提供一种改良过的隔离栅极沟槽式(SGT)组件 结构与制造方法，以减少栅极-源极电容值。本组件进一步包括穿过体区并且 被低势垒高度金属层，如钛(Ti)或硅化钛(TiSi2)所覆盖的源极触点沟槽， 其作用就如同一集成式肖特基势垒二极管通过体区二极管来提高功率 MOSFET的性能。本发明所公开的组件对于在桥式电路(H-bridge)和同步 整流的应用特别有用。
简言之，在本发明的较佳实施例中，公开了一沟槽式半导体功率组件。 此半导体功率组件包括若干形成在半导体衬底上且互相连接的沟槽。该若干 互联沟槽中的至少一个构成一隔离栅极沟槽式(SGT)结构，而隔离栅极沟 槽式(SGT)结构包括一个设置在隔离栅极沟槽式结构上方部分的沟槽式栅 极，和一个设置在沟槽式栅极下方部分并与该沟槽式栅极绝缘的底部隔离电 极。该若干互联沟槽中的至少一个构成一个源极连接沟槽，其填充有电性连 接隔离栅极沟槽底部隔离电极的导电性沟槽填充材料，以用于电性连接源极 连接沟槽上的源极金属。此沟槽式半导体功率组件更包括一个开放在栅极沟 槽之间并且穿过源极延伸到体区中的沟槽源极触点，用以将源极区和设置在 绝缘层上的源极金属电性连接。该沟槽式源极触点进一步被一低势垒高度层 所覆盖，如一钛/氮化钛层或硅化钛/氮化钛层，使其作为半导体功率组件的 每一个记忆胞中的集成式肖特基势垒二极管，由此提高组件的性能。半导体 功率组件更包括一击穿预防区，其沿着源极触点沟槽的侧壁掺杂本体型掺杂 物，用以防止半导体功率组件击穿。
在本发明的另一个较佳实施例中，包括一个设置在沟槽式栅极底部并与 该沟槽式栅极绝缘的隔离结构，此隔离结构延伸到比肖特基二极管形成处的 源极触点沟槽底部还深的位置。此隔离结构对于沟槽式栅极提供屏蔽效应
(shielding effect),因此减少栅极-漏极电容值Cgd,进而提高了转换速度。 隔离结构进一步对肖特基二极管提供屏蔽效应以使漏电流减少，致使低势垒 高度材料可用于肖特基触点上以改善肖特基结电阻，让设计者不需一直接受 漏电流的挑战而试着找出可达到最佳化的一对参数。
在阅读了以下实施例的详细内容并同时参见不同的附图后，本发明的各 种目的和优势对于本领域的技术人员而言是显而易知的。
图lA-图IE是背景技术中沟槽式MOSFET组件的截面示意图2是一具有改良的集成式肖特基二极管结构的MOSFET组件截面示意
图3A是本发明中具有改良结构的沟槽式MOSFET组件的俯视图； 图3B-3.D是本发明中具有改良结构的沟槽式MOSFET组件的三个截面 示意图4A-4N是一连续的截面示意图，用以描述如图3所示的沟槽式 MOSFET组件的制造过程；
图5A-5B是本发明另外两个实施例的截面示意图，分别是具有特殊结构 的MOSFET终端区与锥形栅极；
图6A-6B分别是本发明的MOSFET组件的另外两个实施例的截面示意 图，分别具有栅极-漏极隔离结构以降低栅极-漏极电容值，以及具有穿过源 极触点沟槽的肖特基势垒二极管，所述的源极触点沟槽被低势垒高度金属所 覆盖.
图7A是本发明的一个DMOS记忆胞的截面示意图，显示DMOS记忆胞 的底部隔离电极连接到一 电压而非接地；
图7B是一等效电路示意图；以及图7C是组件的俯视图，此组件包括一 源极金属、 一栅极衬垫及一较低压栅极衬垫。
具体实施例方式
如图3A至图3D所示，分别是本发明的沟槽式MOSFET组件100的一 个俯视图与三个截面示意图。如图3B所示，沟槽式MOSFET组件100被支
持在一衬底105上，该衬底上具有外延层(epitaxial layer) 110，沟槽式MOSFET 组件100包括一隔离栅极沟槽式(SGT， shielded gate trench)结构。此隔离 栅极沟槽式结构包括一底部隔离电极130，其位于沟槽式栅极150的下方并 与沟槽式栅极150绝缘，且底部隔离电极130内填充有多晶硅，从而将沟槽 式栅极150和沉积在沟槽底部的漏极隔离开来。此底部隔离栅极沟槽式结构 通过一介电层113与漏极区绝缘，且一绝缘层120将底部隔离电极130与沟 槽式栅极150分开。沟槽式栅极150在沟槽内填充有多晶硅， 一栅极绝缘层 155围绕着沟槽且覆盖在沟槽的墙壁上。 一本体区域160，其位于沟槽式栅极 之间，且本体区域160掺杂有第二导电型态的掺杂物，如P-型掺杂物，且本 体区域160包围着源极区170、 170'，所述的源极区掺杂有第二导电型态惨 杂物，如N+掺杂物。源极区170、 170'形成在围绕着沟槽栅极150的外延层 110上表面附近。在本实施例中，仅仅形成源极区170，而没有形成源极区 170，。
一绝缘层180也位于半导体衬底的上表面，MOSFET组件100更包括若 干源极触点沟槽188，其设置在沟槽式栅极150之间的台状接触区上，且源 极接触沟槽188的底部延伸到本体区域160中。沿着触点沟槽188的侧壁形 成有若干掺杂有P+型掺杂物的较重掺杂区185，其为本体区域160提供良好 的奥姆触点，同时也作为击穿预防区(punch-through prevention region)。 一 由钛(Ti)或硅化钛(TiSi2)组成的金属层198位于绝缘层180的上方，该 金属层198覆盖着源极触点沟槽边墙和触点沟槽188的沟槽底部，该金属层 198是由钛(Ti)或硅化钛(TiSi2)或其它低势垒高度金属所组成的。此金 属层198沉积到接触沟槽188，所提供的作用就如同一位于沟槽式侧壁上的 源极欧姆触点，以及集成式肖特基通过沟槽底部的本体二极管。为了提供对 源极区和栅极区(图中未示)的电性接触，在肖特基势垒金属198的上方形 成一源极金属与一栅极金属(图中未示)。在菌3C是沿直线A-A间的截面示 意图。如图3A至图3D所示，底部隔离电极130通过沟槽式源极连接电极 140电性连接到源极金属190，且沟槽式源极连接电极140通过延伸到 MOSFET记忆胞之间的互相连接的沟槽电性连接到底部隔离电极130。
在第3A图中，公开此组件的一宏记忆胞布局(macro-cell layout),每一 有源记忆胞具有一正方形布局，其通过围绕沟槽来界定界线，从而形成具有 底部隔离电极的沟槽式栅极150，作用如同隔离栅极沟槽式(SGT)结构。 在区域195中，有两个沟槽具有重迭区域，且一源极电极与底部隔离电极130 电性连接。区域195可扩展至超过此重迭区域，因此源极连接电极140将扩 展到沟槽部份。另外，也可在区域195中的未重迭处形成源极连接电极140。 除了如图3A所示的正方形，也可应用其它形状的多边形，如三角形、长方 形、六边形。如图3A所示的每一个宏记忆胞包括若干有源记忆胞115和至 少一区域125。有源记忆胞115被区域125内的沟槽式栅极150围绕并界定 出界线，沟槽式源极连接电极140填有栅极填充物质，从而将底部隔离电极 130和源极触点金属电性连接。图3C显示了区域125和有源记忆胞115的边 界线，另外，通过底部隔离电极130 (位于有源记忆胞区域115)与源极连接 沟槽140 (位于源极触点沟槽区域125)之间的互相连接，从而使SGT结构 中的底部隔离电极130连接到源极连接沟槽140。如图3D所示，利用一个三 维空间并且通过在横截面的后方和前方开槽的方法，使这些沟槽互相连接。
如图3A至图3D中所示的DMOS组件，将隔离栅极沟槽式结构和每一 有源DMOS记忆胞中的沟槽式触点肖特基势垒结合在一起。在反向阻断 (reverse blocking)期间，具有源极连接底部隔离电极的深度沟槽能够隔离 肖特基触点。这个结构提供特别的优势，即采用诸如钛(Ti)或硅化钛(TiSi2) 之类的低势垒高度金属可限制得到更低的漏电流。在正向偏压Vf与漏电流 间达成一显著增进的折衷方式。金属的势垒高度决定了正向电压和漏电流。 希望降低势垒高度来降低正向电压，然而，这将造成一个令人不想要的效应 发生，即漏电流的增加。因为由深度沟槽底部隔离电极所提供的屏蔽效应 (shieldingeffect)限制了漏电流的增加，所以在本发明中所公开的改良结构 容许低势垒高度金属的使用。
根据图3A至图3D以及上述的内容，本发明公开一种沟槽式半导体功率 组件。此沟槽式半导体功率组件包括若干形成在半导体衬底上且互相连接的 沟槽，上述互相连接的沟槽中，至少其中之一构成一隔离栅极沟槽(SGT)， 此隔离栅极沟槽包括一位于隔离栅极沟槽上方的沟槽式栅极，和一位于同沟 槽式栅极隔离的沟槽式栅极下方的底部隔离电极，上述互相连接的沟槽中， 至少其中之一构成一源极连接沟槽，其填有一导电性沟槽填充材料，并且电 性连接到隔离栅极沟槽的底部隔离电极，以用于电性连接到位于源极触点沟
槽顶部的源极金属。此沟槽式半导体功率组件更包括一沟槽式源极触点，所 述触点设在栅极沟槽之间且通过源极区延伸到本体区域，用于将源极区和位 于绝缘层上的源极金属电性连接。沟槽式源极触点进一步延伸进入覆盖着低 势垒高度金属层的本体区域，其作用就如同功率半导体组件的每一个记忆胞 中的集成式肖特基势垒二极管，进而增进组件的性能。此半导体功率组件进 一步包括一击穿预防区，其沿着源极触点沟槽的墙壁掺杂着本体型态的掺杂 物，用以防止半导体功率组件击穿。
如图4A至图4L所示，是一连续的截面示意图，说明了如图3A至图3D 所示的MOSFET组件的制造步骤。在图4A中， 一沟槽掩模208作为第一掩 模用于产生一氧化硬化掩模206,之后移除沟槽掩模208。在4B图中，进行 沟槽蚀刻过程以在衬底205上的外延层210中开设若干沟槽209。沟槽209 的最终深度是由电极和目标氧化层厚度所决定的。 一栅极滑道沟槽(gate runnertrench) 209'可以用相同的方式形成，其中栅极滑道沟槽209'的宽度和 深度比其它沟槽大。在4C图中，进行牺牲氧化(sacrificial oxidation)后， 进行氧化蚀来刻移除沟槽墙壁上受损的表面从而使侧壁变光滑，接着进行栅 极氧化以生长一栅极氧化层215。厚氧化层215是根据对于低Rds和高击穿 电压的组件最佳化而生长至一定厚度，栅极氧化层215可减少硅表面电场， 容许较高的掺杂及对于相同的击穿率产生较低的Rds。
在图4D中，用于形成底部隔离电极的多晶硅层220被沉积到沟槽209 与栅极滑道沟槽(gate runner trench) 209，中。在图4E中，进行毯状多晶硅 回刻蚀(etchback)步骤来回刻蚀多晶硅层220，在没有使用掩模的情况下， 将多晶硅层回刻蚀带比氧化层的上表面低为止。接着，利用一般的电衆蚀刻 (plasmaetch)过程移除多晶硅上面的氧化层。在图4F中，第二掩模，即多 晶硅掩模222被用于覆盖多晶硅层220S的部份，其中多晶硅层220S位于指 定的源极接触沟槽内。之后，对多晶硅层220进行回刻蚀来移除沟槽的上方 部分，所述的沟槽被指定作为沟槽栅极。利用时效性回蚀(timedetch-back) 过程来将多晶硅层220蚀刻到一目标深度，接着移除多晶硅掩模222。然后， 利用湿蚀刻过程剥除在沟槽侧壁上的氧化层，直到在没有受多晶硅覆盖的区 域上的侧壁干净了为止。要注意不可过度蚀刻在沟槽较低部分内的氧化层。 在图4G中，形成一薄栅极氧化层225来覆盖沟槽墙壁的上方部分及剩余的
底部多晶硅层220的上表面，以形成底部隔离电极。在沟槽栅极侧壁上的一 薄氧化层，提供降低栅极临界电压的好处。由于氧化层是采用重掺杂多晶硅， 所以栅极氧化过程生长出一较厚的氧化层覆盖所有暴露在外的多晶硅区域。 此围绕底部隔离电极的较厚氧化层具有改善击穿电压的优点。在图4H中， 一栅极多晶硅层230被沉积到栅极沟槽中，并且被回刻蚀以形成沟槽栅极， 在没有使用掩模的情况下，将多晶硅层230回刻蚀到比氧化层的上表面低为 止，且一栅极滑道230G也是用相同的方式所形成。
在图4I中，利用本体掩模(图中未示)进行本体掺杂植入以形成若干本 体掺杂区235。该本体掩模并不包括位于终结区(termination area)上特定位 置处的本体区域，从而导致防护环(gimrdring)最终结构的形成。在图4J中， 移除本体掩模后，进行本体扩散来形成本体区域235。采用本体驱动(body drive)将掺杂物扩散到不比上面的栅极电极深的预定深度。接着， 一第四掩 模，即诸如源极掩模237的光阻，被用于实施一源极掺杂植入以形成若干源 极掺杂区240。在源极植入之前， 一局部氧化层有必要被薄化。图4K中，移 除光阻层237后，接着使温度上升以扩散源极区240，并于源极驱动后，沉 积低温氧化(LTO)层245与硼磷硅玻璃(BPSG)层250。之后，进行一 BPSG 流动过程。
在图4L中，应用一触点第一掩模(图中未示)，实施蚀刻过程，穿过硼 磷硅玻璃层250和低温氧化层245之后，穿过本体区域235延伸进入外延层 210，以开设源极接触沟槽255。源极接触沟槽255开设在沟槽式栅极230之 间的平台状触点区上。然后，移除触点掩模(图中未示)。进行角度P+植入， 从而形成沿着源极触点沟槽255侧壁的击穿预防区和欧姆触点区260。在图 4M中，第二掩模(图中未示)被用于在有些沟槽式栅极滑道230G上开设栅 极触点开口，并且在有些沟槽式源极连接电极220S上开设源极触点开口。 在图4N中，移除第二掩模后，将一触点金属层265，如一钛(Ti)或硅化钛 (TiSi2)层沉积到触点沟槽255中和栅极氧化层顶部。触点金属层265是一种 低势垒高度金属，其部分覆盖着源极触点沟槽255的底部部分，所提供的作 用就如同肖特基势垒二极管。因此，类似铂(Pt)等高势垒高度金属就不需 要了。靠近源极触点沟槽255底部的肖特基势垒，提供绕过本体二极管的优 点。沉积了钛或硅化钛金属层265后，可利用一氮化钛(TiN)选择层来保
护钛或硅化钛免于氧化，接着一触点金属层被沉积在上方，并利用一金属掩
模(图中未示)将触点金属层蚀刻成源极金属270与栅极金属280。然后， 于组件上沉积一氮化硅钝化层290，应用一钝化层掩模(图中未示)来图案 化氮化硅钝化层290，从而覆盖栅极金属280和分开栅极金属280、源极金属 270的间距(gap),其中使源极金属270暴露是用于对一特定电压作为外部 的连接，如对接地电压。
图5A公开一MOSFET组件，其具有终结区(termination area)结构， 从而作为可在较高电压等级下进行操作的组件。对于一高电压操作而言，终 端区的形成需要有控制良好的沟槽布局，所述沟槽填有源极多晶硅及一氧化 层。图5A显示了此方法的另一实施例，植入一深P-掺杂区199，并且在起 始过程中进行扩散，以形成一防护环(guard ring)或接面-终端扩展 (junction-termination extension)形式的终端。具有P-掺杂区199的防护环或 接面-终端扩展围绕着栅极150，其与栅极金属190-G具有电性接触。
在图5B中，公开另一种沟槽式栅极结构，由更为复杂的过程所形成， 该结构具有位于隔离栅极沟槽(SGT)的底部隔离电极130'中的锥形氧化结 构，所述的隔离栅极沟槽沉积在沟槽式栅极150下之。实施一第一氧化过程 到一个最想要的厚度，通过多晶硅沉积及多晶硅蚀刻至一想要的深度后，湿 蚀刻沟槽侧壁处的氧化层至一较薄的氧化层厚度。之后，进行一第二多晶硅 沉积且回刻蚀(etch back)至一想要的深度。反复应用几次上述过程以提供 一如第5B图所示的锥形多晶硅SGT结构130，。在倒数第二个多晶硅蚀刻步 骤中，应用一掩模使得在源极触点的中心处保有具齐平表面的多晶硅。此后， 过程与上述相同。另一种在栅极侧壁上形成这种具坡度式的氧化层的方式是 从诸如氧气等中性气体中，在植入破坏(implanteddamage)上产生坡度。以
不同角度对侧壁进行多次植入，在植入破坏中提供坡度。垂直植入对最大破 坏具有最大的剂量。当角度增加时，要减少剂量以降低破坏。接着，进行一 单一蚀刻氧化步骤以沿着侧壁处产生一锥形氧化轮廓。具此锥形氧化层厚度 的好处是允许使用较佳的外延掺杂轮廓，这种掺杂轮廓较容易控制而达到相 同Rds的运作性能。
在图6A与图6B中，分别公开两个不同DMOS组件的截面示意图。DMOS 组件100'和IOO，，与图3A至图3D所示的组件类似，除了在DMOS组件100，
和100"中没有隔离栅极沟槽式(SGT)结构外。代替如图3A至图3D所示 的具有底部隔离电极的分裂闸(split-gate)"结构，DMOS组件100'具有不同 的栅极-漏极隔离区132'，其位于沟槽式栅极150下面，形成如本体掺杂区。 在栅极沟槽蚀刻后，栅极-漏极隔离区132'可伴随着高温活化的高能植入法来 形成。如图6B所示，DMOS组件100"具有栅极-漏极隔离结构，该结构包括 一沉积在沟槽式栅极150下的底部部分的厚氧化层120'，还包含一 P型掺杂 区132"，该P型掺杂区132"围绕在厚氧化层120，的侧壁的底部与较低部分， 其中该厚氧化层120'填满位于沟槽式栅极150下面的沟槽中的底部部分。P 型掺杂区132"可以采用如图6A所示的P型掺杂区132'类似的方式形成，利 用第二栅极沟槽蚀刻过程将栅极沟槽扩展至P型掺杂区132"中。厚氧化层 120'可由化学气相沉积(CVD)过程形成。由钛(Ti)或硅化钛(TiSi2)所组 成的低势垒高度金属层198覆盖源极触点沟槽188，从而提供如肖特基势垒 二极管集成到每一记忆胞中以增进组件性能的作用。
图7A至图7C公开了本发明的一个特别的实施例结构及其等效电路，是 具有底部隔离电极130连接到电压，如同图7C的一隔离较低压栅极垫(low electrode pad) 190-M。当位于深沟槽109中的较低压电极130连接到一隔离 直流电位而非源极电位时，漏电流可用较好的控制方式来调节。不同的结构 也可允许较低电极130作为浮动电极而无须连接至一特定电极结构来实现。 较低压栅极垫190-M可形成在一指定区，且栅极垫190-G也同时形成在这指 定区。代替如图3A与图3B中所形成的宏记忆胞，其中，沟槽源极连接电极 形成在每一宏记忆胞中，在图7C中的沟槽式源极连接电极140则只形成于 较低压栅极垫190-M下的指定区中，从而将较低压栅极130与较低压栅极垫 190-M电性连接。
以上所述的实施例仅是为说明本发明的技术思想及特点，其目的在于使 本领域内的技术人员能够了解本发明的内容并据以实施，但不能以此限定本 发明的专利范围，即凡依本发明所公开的精神所作的均等变化或修饰，仍应 涵盖在本发明的专利范围内。
权利要求
1. 一种半导体功率组件，其特征在于，包括若干功率晶体管记忆胞，其被若干开设在半导体衬底之上的沟槽所围绕，其中至少一个所述记忆胞构成一具有源区的有源记忆胞，该源区与沟槽式栅极相邻，该沟槽式栅极被栅极材料填满，且该沟槽电性连接至一栅极衬垫并围绕所述的有源记忆胞，该沟槽式栅极进一步具有一填充了导电性材料的底部隔离电极，其设置在该沟槽式栅极下方并与该沟槽式栅极绝缘；至少一个所述记忆胞构成一连接记忆胞，该连接记忆胞被所述沟槽所围绕，所述沟槽部分具有连接沟槽的功能，其填充有导电性材料，从而作为连接电极之用，将该底部隔离电极与直接设置在所述连接沟槽顶部的金属之间作电性连接；及至少一有源记忆胞进一步包括一沟槽式源极触点，该沟槽式源极触点开设在相邻沟槽之间，该沟槽式源极触点穿过一源区进入一本体区域，从而电性连接该源区与设置在一绝缘层顶部的源极金属，该沟槽式源极触点的沟槽底部表面被一导电性材料覆盖，具有一集成式肖特基势垒二极管在该有源记忆胞中的的作用。
2. 如权利要求1所述的半导体功率组件，其特征在于，其中该导电性材料包 括一低势垒高度材料，该导电性材料覆盖该源极触点沟槽的沟槽底部表 面。
3. 如权利要求1所述的半导体功率组件，其特征在于，其中该导电性材料包 括一钛/氮化钛或硅化钛/氮化钛材料，该导电性材料覆盖该源极触点沟槽 的沟槽底部表面。
4. 如权利要求1所述的半导体功率组件，其特征在于，进一步包括一击穿预 防区，其掺杂一本体掺杂物，所述击穿预防区位于该源极区下方且沿着该 源极触点沟槽的沟槽墙壁。
5. 如权利要求1所述的半导体功率组件，其特征在于，进一步包括一位于该 半导体功率组件上的绝缘保护层，该绝缘保护层具有若干开口，所述若干 开口位于该连接沟槽的上方，用以电性连接到直接设置在所述连接沟槽顶 部上的金属。
6. 如权利要求1所述的半导体功率组件，其特征在于，进一步包括至少一栅 极衬垫开口，其穿过该绝缘保护层，从而通过一沟槽式栅极滑道将栅极衬 垫电性连接到该沟槽式栅极。
7. 如权利要求6所述的半导体功率组件，其特征在于，其中该栅极衬垫开口 直接设置在该沟槽式栅极滑道上面。
8. 如权利要求6所述的半导体功率组件，其特征在于，其中该沟槽式栅极滑 道的宽度与深度比其它隔离栅极沟槽式结构大。
9. 如权利要求6所述的半导体功率组件，其特征在于，其中该沟槽式栅极滑 道进一步包括一隔离栅极沟槽式结构，其位于该沟槽式栅极滑道的底部。
10. 如权利要求1所述的半导体功率组件，其特征在于，其中该沟槽式栅极被 一绝缘层所围绕，该绝缘层覆盖该沟槽式栅极的沟槽侧壁的上部分，该绝 缘层的厚度小于一位于沟槽侧壁较低部分的绝缘层，用于绝缘该底部隔离 电极。
11. 如权利要求1所述的半导体功率组件，其特征在于，其中每一该记忆胞进 一步包括一本体区域，其位于该沟槽间，并围绕着该记忆胞，该位于有源 记忆胞中的本体区域包围着相邻着沟槽式栅极的源极区域。
12. 如权利要求1所述的半导体功率组件，其特征在于，其中在该底部隔离电 极上具有一氧化层，该氧化层将底部隔离电极与该沟槽式栅极进行绝缘， 该氧化层通过一时效性蚀刻步骤控制一预先设定的深度而设置在该沟槽 中。
13. 如权利要求1所述的半导体功率组件，其特征在于，其中填有栅极材料的 底部隔离电极在朝向沟槽底部处具有一阶梯式的锥形形状，并有一内衬层 围绕所述栅极材料，该内衬层具一相对应的阶梯式增加的厚度。
14. 如权利要求1所述的半导体功率组件，其特征在于，其中填有栅极材料的 底部隔离电极在朝向沟槽底部处具有一阶梯式的锥形形状，并有一内衬层 围绕该栅极材料，该内衬层具一相对应逐渐增加厚度。
15. 如权利要求1所述的半导体功率组件，进其特征在于，一步包括一终端区， 该终端区包括一深P'掺杂区以形成一防护环或接面-终端扩展形式的终 端。
16. 如权利要求15所述的半导体功率组件，其特征在于，其中该深P'掺杂区 比该沟槽式栅极滑道深。
17. 如权利要求1所述的半导体功率组件，其特征在于，其中该底部隔离电极 连接至一电压，其作为一隔离较低压栅极衬垫。
18. 如权利要求1所述的半导体功率组件，其特征在于，其中该底部隔离电极 连接到源极。
19. 如权利要求1所述的半导体功率组件，其特征在于，其中该底部隔离电极 相当于浮动电极。
20. 如权利要求1所述的半导体功率组件，其特征在于，其中该沟槽式连接电 极位于所述半导体功率组件上的指定区中，用于将该沟槽式连接电极连接 到一靠近该指定区的隔离触点衬垫。
21. —种半导体功率组件，其特征在于，包括若干被连续延伸的沟槽所围绕的 功率晶体管记忆胞，所述沟槽开设在一半导体衬底中，其中至少一个所述记忆胞构成一有源记忆胞，其具有一与沟槽式栅极相邻 的源极区，该沟槽式栅极位于该延伸沟槽中，且该沟槽式栅极围绕该记忆 胞，该有源记忆胞电性连接到一栅极衬垫，该沟槽式栅极进一步包括一填 有一栅极材料的底部隔离栅极，其位于该沟槽式栅极下方并与该沟槽式栅 极绝缘，填有该栅极材料的沟槽式栅极在朝向该沟槽底部处具有一锥形形 状，并有一内衬层围绕该栅极材料，该内衬层具一相对应逐渐增加的厚度; 及至少一个有源记忆胞包括一开设在沟槽之间的沟槽式源极触点，该沟 槽源极触点穿过一源极区进入一本体区域，从而将该源极区与位于一绝缘 层上的源极金属电性连接，该沟槽式源极触点额沟槽底部表面覆盖着一导 电性材料，相当于一集成式肖特基势垒二极管在该有源记忆胞中的作用。
22. 如权利要求21所述的半导体功率组件，其特征在于，其中至少其中一个 所述记忆胞构成一连接记忆胞，其被沟槽所围绕并具有一部份相当于填有 该栅极材料的连接沟槽的作用，从而将该底部隔离电极与一位于该连接沟 槽上方的金属之间作电性连接。
23. 如权利要求21所述的半导体功率组件，其特征在于，其中在该底部隔离 电极上设置有一绝缘层，其绝缘该底部隔离电极与该沟槽式栅极，且该绝 缘层由一时效性蚀刻步骤控制一预先设定的深度而位于该沟槽中。
24. 如权利要求21所述的半导体功率组件，其特征在于，其中底部隔离电极 填有栅极材料，其在朝向沟槽底部处具有一阶梯式锥形形状，并有一内衬 层围绕该栅极材料，该内衬层具一相对应阶梯式增加厚度。
25. 如权利要求21所述的半导体功率组件，其特征在于，其中所述功率晶体 管记忆胞进一步包括沟槽式金属氧化半导体场效应晶体管记忆胞。
26. 如权利要求21所述的半导体功率组件，其特征在于，其中沟槽式源极触 点位于该半导体功率组件上的指定区中，用于连接该沟槽式源极触点到一 靠近该指定区的隔离触点衬垫。
27. —种半导体功率组件，其特征在于，包括若干被连续延伸的沟槽所围绕的 功率晶体管记忆胞，所述沟槽设置在一半导体衬底中，其中至少其中一个记忆胞构成一有源记忆胞，其具有与沟槽式栅极相邻的 源极区，该沟槽式栅极位于延伸沟槽中，该沟槽式栅极围绕该记忆胞，该 有源记忆胞电性连接到一栅极衬垫；一栅极-漏极隔离区，其形成为一位于沟槽式栅极下面的本体掺 杂区；及至少一个有源记忆胞包括一位于有源记忆胞中间部分的沟槽式源极 触点，该沟槽式源极触点穿过一源极区并延伸到有源记忆胞的本体区域 中，从而将该源极区与位于一绝缘层上方的源>极金属电性连接，该沟槽式 源极触点的沟槽底部表面更覆盖着一导电性材料，相当于一集成式肖特基 势垒二极管在有源记忆胞中的作用。
28. 如权利要求27所述的半导体功率组件，其特征在于，其中所述导电性材 料包括一低势垒高度材料，该导电性材料覆盖该源极触点沟槽的沟槽底部 表面。
29. 如权利要求27所述的半导体功率组件，其特征在于，其中该导电性材料 包括一钛/氮化钛或硅化钛/氮化钛材料，该导电性材料覆盖该源极触点沟 槽的沟槽底部表面。
30. 如权利要求27所述的半导体功率组件，其特征在于，进一步包括一掺杂 了本体掺杂物的击穿预防区，其位于源极区下方且沿着该源极触点沟槽的沟槽墙壁o
31. 如权利要求27所述的半导体功率组件，其特征在于，其中所述的功率晶体管记忆胞进一步包括沟槽式金属氧化半导体场效应晶体管记忆胞。
32. —种半导体功率组件，其特征在于，包括若干被连续延伸的沟槽所围绕的 功率晶体管记忆胞，所述沟槽设置在一半导体衬底中，其中至少一个所述记忆胞构成一有源记忆胞，其具有与一沟槽式栅极相 邻的源极区，所述沟槽式栅极位于延伸沟槽中，且该沟槽式栅极围绕该记 忆胞，该有源记忆胞电性连接到一栅极衬垫；一厚氧化层设置在沟槽式栅极的底部部分， 一本体掺杂区围绕着 厚氧化层侧壁额底部与一较低部分，该厚氧化层填充在该沟槽式 栅极下面的沟槽中的底部部分；及至少一有源记忆胞包括一位于有源记忆胞的中间部分的沟槽式源极 触点，该沟槽式源极触点穿过一源极区并延伸到有源记忆胞的本体区域 中，从而将该源极区与位于一绝缘层上方的源极金属电性连接，该沟槽式 源极触点的沟槽底部表面更覆盖着一导电性材料，相当于一集成式肖特基 势垒二极管在有源记忆胞中的作用。
33. 如权利要求32所述的半导体功率组件，其特征在于，其中该导电性材料包括一低势垒高度材料，该导电性材料覆盖所述源极触点沟槽的沟槽底部表面。
34. 如权利要求32所述的半导体功率组件，其特征在于，其中该导电性材料 包括一钛/氮化钛或硅化钛/氮化钛材料，该导电性材料覆盖所述源极触点 沟槽的沟槽底部表面。
35. 如权利要求32所述的半导体功率组件，其特征在于，进一步包括一掺杂 了一本体掺杂物的击穿预防区，其位于该源极区下方且沿着该源极触点沟槽的沟槽墙壁。
36. 如权利要求32所述的半导体功率组件，其特征在于，其中所述功率晶体 管记忆胞进一步包括沟槽式金属氧化半导体场效应晶体管(MOSFET)记忆胞。
37. 如权利要求32所述的半导体功率组件，其特征在于，其中该半导体功率 组件具有一縮减的栅极-漏极电容值Cgd，该电容值依赖于沟槽式栅极下 的氧化层厚度。
38. —种制造半导体功率组件的方法，其特征在于，其步骤包括在一衬底中开设一沟槽，从而围绕若干功率晶体管记忆胞，利用一 栅极材料填充该沟槽；应用一时效性刻蚀，对沟槽选定部分上的栅极材料进行回蚀，之后 利用一隔离层覆盖该沟槽选定部分中的栅极材料的底部，从而形成一底部 隔离电极，而保持该沟槽剩余部分中的该栅极材料与该隔离电极底部维持 直接电性连接；利用所述栅极材料填充所述沟槽的选定部分，从而形成一沟槽式栅 极；及形成一绝缘层以覆盖在半导体功率组件的上表面，开设若干源极触 点沟槽，所述沟槽延伸到沟槽式栅极之间的本体区域，在源极触点沟槽底 部表面上沉积一导电材料，以相当于一集成式肖特基势垒二极管在该半导 体功率组件中的作用。
39. 如权利要求38所述的制造半导体功率组件的方法，其特征在于，进一步 包括，控制所述时效性蚀刻从沟槽选定部分的上半部移除栅极材料，从而 控制半导体功率组件的沟槽式栅极的深度。
40. —种半导体功率组件，其特征在于，包括若干被源极区围绕的绝缘沟槽栅极，所述源极区掺杂第一导电型态 掺杂物且位于本体区域的上表面，该本体区域掺杂一第二导电型态掺杂 物，其与该第一导电型态相反；及一沟槽式源极触点开设在沟槽式栅极之间，所述沟槽式源极触点穿 所述源极区而进入本体区域中，从而将所述源极区与位于一绝缘层上方的 源极金属电性连接，该沟槽式源极触点的沟槽底部表面更覆盖着一低势垒 高度金属，以相当于一集成式肖特基势垒二极管在有源式记忆胞中的作 用。
41. 如权利要求40所述的半导体功率组件，其特征在于，其中该低势垒高度 金属包括一钛/氮化钛或硅化钛/氮化钛材料。
42. 如权利要求40所述的半导体功率组件，其特征在于，进一步包括一隔离 结构，其位于沟槽式栅极之下。
43. 如权利要求42所述的半导体功率组件，其特征在于，其中该隔离结构是 一底部隔离电极，其位于该沟槽式栅极下方并与该沟槽式栅极绝缘。
44. 如权利要求43所述的半导体功率组件，其特征在于，其中该底部隔离电 极连接到源极电压。
45. 如权利要求43所述的半导体功率组件，其特征在于，其中该底部隔离电 极连接到一底部栅极衬垫。
46. 如权利要求43所述的半导体功率组件，其特征在于，其中该底部隔离电 极是浮动式的。
47. 如权利要求42所述的半导体功率组件，其特征在于，其中该隔离结构包 括一本体掺杂区，其位于该沟槽式栅极底部并与该沟槽式栅极绝缘。
48. 如权利要求42所述的半导体功率组件，其特征在于，其中该隔离结构包 括一设置在所述沟槽式栅极下方底部的厚氧化层，以及一本体掺杂区围绕 该侧壁的底部与一较低部分，且该侧壁围绕该厚氧化层，其填充位 于该沟槽式栅极下方的沟槽中的底部部分。
49. 如权利要求40所述的半导体功率组件，其特征在于，其中该隔离结构延 伸至一深度，该深度比该沟槽式源极触点的该沟槽式底部表面深。
50. —种半导体功率组件，其特征在于，包括若干被源极区围绕的绝缘沟槽栅极，所述源极区掺杂第一导电型态 掺杂物且位于一本体区域的上表面上，该本体区域掺杂一第二导电型态掺杂物，其与该第一导电型态相反；一沟槽式源极触点开设在所述沟槽式栅极之间，该沟槽式源极触点 穿过该源极区而进入本体区域中，从而将该源极区与位于一绝缘层上方的 源极金属电性连接，该沟槽式源极触点的沟槽底部表面更覆盖着一导电性材料，以相当于一集成式肖特基势垒二极管在有源式记忆胞中的作用；及 一隔离结构，其位于该沟槽式栅极底部并与该沟槽式栅极绝缘。
51. 如权利要求50所述的半导体功率组件，其特征在于，其中该导电性材质 是一低势垒高度金属。
52. 如权利要求50所述的半导体功率组件，其特征在于，其中该低势垒高度 金属包括钛/氮化钛或硅化钛/氮化钛。
53. 如权利要求50所述的半导体功率组件，其特征在于，其中该隔离结构延 伸至一深度，该深度比该沟槽式源极触点的该沟槽式底部表面深。
54. 如权利要求50所述的半导体功率组件，其特征在于，其中该隔离电极是 一底部隔离电极，其位于沟槽式栅极下方并与该沟槽式栅极绝缘。
55. 如权利要求54所述的半导体功率组件，其特征在于，其中该底部隔离电 极连接到源极电压。
56. 如权利要求54所述的半导体功率组件，其特征在于，其中该底部隔离电 极连接到一底部栅极衬垫。
57. 如权利要求54所述的半导体功率组件，其特征在于，其中该底部隔离电 极是浮动式的。
58. 如权利要求50所述的半导体功率组件，其特征在于，其中该隔离结构包 括一本体掺杂区，其位于该沟槽式栅极底部并与该沟槽式栅极绝缘。
59. 如权利要求50所述的半导体功率组件，其特征在于，其中该隔离结构包 括一设置在所述沟槽式栅极下方的底部部分的厚氧化层，以及一本体掺杂 区围绕该侧壁的底部与一较低部分，且该侧壁围绕该厚氧化层，其填 充位于该沟槽式栅极下方的沟槽中的底部部分。
全文摘要
本发明公开一种半导体功率组件，其包括若干功率晶体管记忆胞，该记忆胞被开设于一半导体衬底中的沟槽所围绕。至少一半导体记忆胞进一步包括一开设在沟槽之间的沟槽式源极触点，此沟槽式源极触点穿过一源极区而进入一本体区中，从而将源极区与位于一绝缘层上方的源极金属电性连接，此沟槽式源极触点的沟槽底部表面更覆盖着一导电性材料，使作用就如一集成式肖特基势垒二极管在该有源记忆胞中。一隔离结构位于沟槽式栅极的底部并与沟槽式栅极绝缘，从而对沟槽式栅极与肖特基二极管两者提供屏蔽效应。
文档编号H01L29/76GK101385148SQ200780005411
公开日2009年3月11日 申请日期2007年3月12日 优先权日2006年3月10日
发明者安荷·叭刺, 斯科·K·雷 申请人:万国半导体股份有限公司