专利名称：将半导体部件导电连接至衬底的方法和半导体结构的制作方法
技术领域：
本发明涉及用于三维结构的注塑铸模焊接工艺的实现方法，更为 具体地，涉及三维半导体芯片层叠。此外，本发明还涉及用于实现注塑铸模焊接(IMS)工艺的装置及由此获得的产品。
技术背景基本上，在现有的技术中，在实现形成或者制造所谓三维半导体 芯片层叠的方法中，采用一种注塑铸模焊接(IMS)工艺，还可称作 "C4NP，，工艺(新型可控坍塌芯片连接工艺)。本质上，IMS工艺可 以看做转移铸模工艺，其中模具配置有多个用于放置焊料的场所，例 如形成于模具板中的腔体，在该腔体中放置或者注入焊料；并且这些 场所可以设置于各种位置并具有不同的几何形状。 一旦在放置位置用独特的和所需的焊料配比填充了模具，所形成的材料或者焊料可以转 移至半导体芯片或者模块，用作半导体芯片的适合的互连。现有的制造^^种不同用途的层叠半导体芯片的技术通常采用引 线键合，这种引线键合从衬底引线至各半导体芯片，以及根据需要， 在各种叠加或者层叠的结构层中从半导体芯片引线至半导体芯片。在 一些例子中，芯片可以减薄并形成用于半导体的芯片至芯片连接的贯 通通路，然后其上可以用电介质材料合适地封装该结构，如本领域所 周知的那样。其他新近的技术进展采用诸如焊球和/或焊料突起之类的焊料用 于实现各种半导体芯片的层叠的各种方法。在此情况下，单个的单元 或者模块可具有安装在电介质层上的芯片，并在具有端子的半导体芯 片上的电介质层互连接触上设置导电路径，所述端子设置于电介质层的外围区域中。其他的技术进展将上述的引线键合叠加半导体芯片层的概念和 焊料互连相结合，其中焊料连接可以根据需要穿过贯通通路，该贯通通路形成于连接半导体芯片层的材料中；并且各种焊盘于是通过引线 键合的方法连接至互连线路并然后被合适地封装在电介质材料内。但是当前技术的继续发展，在形成或者发展更高密或者微小的三 维电子封装装置以及其他对这种电子封装的改善方面，例如采用半导 体芯片或者电子部件的叠加层，在提供综合结构能力的方面受到限制 或制约，该综合结构能够有效地将不同大小和配置的焊料互连合并在 一个层面上，同时又可以容纳已形成的半导体芯片层叠或者三维封装 中的其他电子封装和部件。目前有各种不同的现有技术的公开，既提供引线键合也提供焊料 连接和引线键合的组合，例如用于半导体芯片或者电子封装的类似部 件的多层结构。结合此前所述，用于诸如半导体芯片的多个电子层的引线键合的方法见Pflughaupt等的美国专利第6,913,949 B2号，其中层叠芯片组 件包括具有安装于电介质层上的芯片和在该层上的、连接具有端子的 芯片的接触的路径的单个的单元。以此方式，提供了用于芯片层叠的 焊料连接和焊料凸起。按照现有技术，用于半导体芯片的多层的引线键合和焊料互连公 开于Akram等的美国专利第6，222，265 Bl号，其中半导体芯片封装 包括具有倒装芯片的多个层叠衬底，该倒装芯片利用仪表板上芯片 (chip-on-dashboard )装配技术贴附到衬底上，通过使用焊料的电连 接的组合，并组合了引线键合。上述专利公开在满足日益增长的电子封装技术需求的特定能力 的方面受到局限，这些结构和配置方面的局限由本发明得以解决；本 发明提供了各种通过独特的IMS工艺可得的不同结构，从而产生改善 和简化的三维半导体芯片层叠结构。发明内容因此，根据本发明的第一实施方式，通过由IMS工艺形成的中 间焊料柱，而不是通过目前周知的引线键合层叠的方法，实现了将半 导体芯片层与衬底的连接，从而提供由倒装芯片互连结构给予的机械 可靠性和电气和/或成本优势。在此方面，各种不同尺寸的焊料柱互连 通过多个叠加层或者诸如半导体芯片的半导体部件的层叠阵列提供 了对衬底的简单、可靠的连接。根据本发明的另一方面，可以衍生出IMS模具结构的独特设计， 包括用于形成焊料的柱状填充的腔体，还包括用于芯片的空腔 (cutout)或者放置其他电子封装或模块的其他腔体。在此方面，注塑铸模焊接(IMS)工艺可容易地修正以适合使用 空腔腔体，该空腔腔体容纳芯片或者模块并抑制沿放置半导体芯片的 模块载体的中央行的焊料注入。按照进一步的修正，可以在开始填充 所有柱状腔体和空腔腔体，然后利用特殊设计的可湿夹具和转移操作 仅从空腔腔体去除焊料，从而在其中放置各个芯片、电子封装或模块。因此，本发明的目的在于提供用于三维结构的注塑铸模焊接工艺。本发明的更为具体的目的在于提供注塑铸模焊接工艺，该工艺面 向三维半导体芯片层叠的制造。本发明的另一目的在于提供包括用于实现此处所述的注塑铸模 焊接工艺的模具结构的装置。
以下结合附图对本发明进行详细说明，其中
图1为多层或者三维半导体芯片阵列的概要图，其中芯片层通过 根据现有技术的多个引线键合连接至衬底。图2给出了表示通过现有技术的焊料和/或焊料凸起连接多个叠 加层的侧视图，其中焊料凸起仅位于每个半导体芯片的表面并且尺寸 相等，叠加半导体芯片通过使用位于每个上述半导体芯片与每个之间的衬底层之间的焊料连接之间的其他衬底层而被互连。图3给出了半导体芯片叠加阵列通过本发明的由IMS形成的焊 料柱连接至衬底的实施方式。图4给出了被设计为包括用于填充了焊料的柱体的腔体的IMS 模具，还包括用于芯片、具有贯通硅通路或开孔的层叠芯片、或者其 他3D电子封装结构或者层叠芯片或者层叠封装以及层叠芯片的空腔 的其他腔体。图5给出了用于向模具填充焊料柱并提供芯片空腔结构的第一 填充头装置。图6a和6b分别给出了在芯片叠层装置中采用IMS工艺的模具 设计的两个实施方式的平面概要图。图7给出了用于向模具填充焊料柱并且填充腔体的修改的实施方式。图8给出了包括用于从空腔腔体去除焊料的装置的模具。 发明内容更为具体地参照作为现有技术的代表的附图1，概要给出了用于 形成电子封装12的衬底10，其上设置可以适当地在内部导电互连并 设置有将各芯片连接至衬底10表面上的连接或者路径26的多个引线 键合20、 22、 24的多个叠加或者层叠半导体芯片14、 16、 18，此为 本领域所周知。当然，这些引线键合可以利用适合的电介质材料封装 (未示出)，此亦为本领域所周知的技术。更近来，例如，如上述美国专利第6,913,949所公开、并如图2 所示，半导体芯片29的相应的叠加层的阵列可以通过焊料凸起和具 有伸出半导体芯片边缘连接的中间衬底层而被内部地互连。同样如美国专利笫6,222,265 Bl中所公开的，各种半导体芯片层 可以通过通路利用芯片上的导电焊料接触焊盘和路径的方法互连；此 外，其他电子部件或者芯片上的焊盘可以通过引线键合的方法互连， 所有这些焊料连接和引线键合通常内嵌于电介质底层填充材料中。如图3所示，按照本发明，在此例中，代替现有技术的引线键合 和内部连接地，概要地或示意地给出了多个叠加的半导体芯片30、32、 34具有通过采用IMS工艺以焊料柱36、 38、 40的形式提供的电气焊 料连接，从而在衬底42的表面上接触适当的电气部件或者连接(未 示出)；并且其中各种尺寸的焊料柱形成芯片-衬底互连。如图4所示，包括各种深度的腔体52、 54的模具50具有填充有 焊料以形成焊料柱并随后转移至芯片载体56或者芯片载体阵列上的 腔体，该芯片载体56或者芯片载体阵列可以随后被放置或者成组地 回流焊(gangreflow)，或者它们可以预装配为层压层叠并成组地放 置并成组地回流焊。在形成焊料柱地过程中提供单个互连工序的优点 在于，在焊料柱的高度的不同集合之间在X、 Y、 Z方向上提供了高 度的精确性，其原因在于它们由设计和IMS模具腔体52、 54的配置 精确地确定。如图4所概要表示的，模具50包括用于在其中形成焊料柱的腔 体52、 54，还包括用于在其中容纳连接至硅载体68或者其他衬底的 其他芯片66或者类似部件的腔体62、 64。所有的IMS互连也可以在一个时间放置，或者如果模具芯片包 括对相邻芯片的C4型互连，可以在单一工序中将IMS互连和模制的 芯片至芯片互连连接和回流焊。回到图4，层叠的三维结构的顶层是最大尺寸的芯片，增大叠层 30、 32、 34对顶盖的尺寸和叠加芯片的热沉(heat sink)面积以提供 更大的散热，提高热管理并在很大程度上消除先前通过衬底42的部 分热量。或者，可以制造层叠三维结构，其中层叠芯片或者减薄的层叠芯 片或者层叠芯片和封装包含贯通硅通路和/或开孔，从而在层叠芯片、 层叠芯片与封装、和/或层叠芯片、封装与热沉之间可以利用IMS或 者C4NP工艺填充和互连。如图5所示，该例中，IMS填充头70包括中央填充通道72，使 得置于其下并具有用于形成焊料柱的多个腔体76的模具74具有适合于用通过填充头70内的焊料填充槽80提供的焊料78所填充的腔体。 设置于包含烀料柱腔体76的模具74表面84上的关键位置的芯片空 腔82可以在焊料填充工艺期间用板状部件88覆盖，以防止在IMS 焊料填充工艺中焊料填充芯片空腔82。参照平面图6a，模具74可包 含多个板状部件88;并同时提供用于填入焊料78以在腔体76中形成 焊料柱的腔体76，如被设计用于大规模生产加工的模具74的概要平 面图所示。或者，板状部件88可集成到IMS填充头内，使得焊料78 从中央填充通道72流向特定的焊料填充槽80，其中芯片隔断82置于 模具74的关键位置(如图6b所示)，以便与集成板状部件88位置 对准。或者，如图7和8所示，其中相同或者类似部件以与图5的实施 方式相同的附图标记所标记，该情况下，取消了图5所示的阻止芯片 空腔82容纳填充焊料的部件88，而允许该腔体82在填充焊料柱腔体 76的同时被焊料填充。该例中，在用焊料78填充焊料柱腔体76和芯片空腔腔体82之 后，对腔体82上方的模具表面部分90施加成形的可湿材料，以去除 芯片空腔腔体82中的焊料材料，然后在转移操作中允许芯片空腔用 于将需要的半导体芯片或者其他电子部件(未示出)的插入其中，同 时利用腔体76内的焊料柱92形成期望的对芯片栽体上的芯片阵列的 电连接，如此前参考图3所述。综上所述，很明显本发明相对现有技术在形成多个叠加半导体芯 片或者类似电子器件或者其阵列方面具有显著的优点。尽管本发明参照的优选实施方式给出了具体的表示和说明，但对 于本领域技术人员来说，可以理解的是上述的以及其他形式和细节上的改动均可在不偏离本方面主旨和范围的前提下做出。因此本发明不 限于给出的具体形式和细节，而是限定于所附的权利要求的主旨和范 围。
权利要求
1、一种将半导体部件的多个叠加层导电连接至衬底的方法，上述方法包括通过注塑铸模焊接形成多个焊料柱；使上述形成的焊料柱将上述半导体部件的相应的叠加层的每个上述半导体部件与上述衬底上的电气部件和连接电连接。
2、 权利要求l所述的方法，其中， 上述半导体部件包含半导体芯片的叠加层。
3、 权利要求2所述的方法，其中，每个上述芯片叠加层比位于其下方的芯片层的尺寸大，使得最上 芯片层形成可贴附于热沉上的大表面散热部件。
4、 权利要求l所述的方法，其中，每个上述半导体部件层通过上述注塑铸模焊料柱独立于其他半 导体部件层对上述村底的连接地连接至上述衬底。
5、 权利要求l所述的方法，其中，提供了一种具有腔体的模具，包括用上述焊料填充上述腔体的至 少一些以形成上述焊料柱，将具有上述焊料柱的模具转移至用于上述 半导体部件层的载体；以及^使上述焊料柱粘附于上述半导体部件以与之产生导电连接。
6、 权利要求5所述的方法，其中，上述腔体的至少一些没有焊料，以在上述模具中形成容纳用于贴 附至上述载体的半导体部件的空腔。
7、 权利要求6所述的方法，其中，在上述模具上方可放置用于挤出焊料的填充头，以将焊料填充入 上述腔体来形成上述焊料柱。
8、 权利要求7所述的方法，其中，提供了阻止焊料从上述焊料填充头被挤入上述空腔的结构。
9、 权利要求7所述的方法，其中，用从上述焊料填充头挤出的焊料填充上述空腔；对上述空腔涂敷 成形的可湿材料以去除空腔中的焊料和便于在其中放置半导体芯片 或者电子部件。
10、 一种用于将半导体部件的多个叠加层导电连接至衬底的装 置，上述装置包括通过注塑铸模焊接形成的多个焊料柱；上述形成的焊料柱将上述半导体部件的相应的叠加层的每个上 述半导体部件与上述衬底上的电气部件和连接电连接。
11、 权利要求10所述的装置，其中， 上述半导体部件包括半导体芯片的叠加层。
12、 权利要求ll所述的装置，其中，每个上述芯片叠加层比位于其下方的芯片层的尺寸大，使得最上 芯片层形成可贴附于热沉上的大表面散热部件。
13、 权利要求10所述的方法，其中，每个上述半导体部件层通过上述注塑铸模焊料柱独立于其他半 导体部件层对上述衬底的连接地连接至上述衬底。
14、 权利要求10所述的装置，其中，提供了一种具有腔体的模具，上述腔体的至少一些被上述焊料填 充以形成上述焊料柱，具有上述焊料柱的上述模具可以被转移至上述 半导体部件层的载体；上述焊料柱粘附于上述半导体部件以与之产生导电连接。
15、 权利要求14所述的装置，其中，上述腔体的至少一些没有焊料，以在上述模具中形成容纳用于贴 附至上述载体的半导体部件的空腔。
16、 权利要求15所述的装置，其中，在上述模具上方可放置用于挤出焊料的填充头，以将焊料填充入 上述腔体来形成上述焊料柱。
17、 权利要求16所述的装置，其中， 具有阻止焊料从上述焊料填充头被挤入上述空腔的结构。
18、 权利要求16所述的装置，其中，上述空腔被从上述焊料填充头挤出的焊料填充；成形的可湿材料 被施加在上述空腔以去除空腔中的焊料和便于在其中放置半导体芯 片或者电子部件。
19、 权利要求10所述的装置，其中，上述半导体部件包括层叠的半导体芯片的叠加层或者具有贯通 硅通路和/或开孔的、层叠并减薄的半导体芯片的叠加层。
20、 权利要求19所述的装置，其中，上述层叠芯片的每个叠加层与叠层中相邻放置的芯片层的尺寸 相同或者不同，使得层叠芯片和封装构成互连的3D结构，该互连的 3D结构可以提供对表面和/或热沉的电气、机械和热互连。
21、 权利要求19所述的装置，其中，每个上述半导体部件层由注塑铸模焊料或者焊料柱，通过上述层 叠芯片、衬底、封装和/或热沉中的贯通硅通路或开孔，独立于每个半 导体部件、衬底和/或封装或者热沉内的连接地，连接至其他半导体部 件、上述衬底或封装和/或上述热沉。
全文摘要
本发明提供一种用于三维结构的注塑铸模焊接工艺的实现方法，更为具体地，涉及三维半导体芯片层叠。此外，本发明还涉及用于实现注塑铸模焊接(IMS)工艺的装置。根据本发明的一个实施方式，通过由IMS工艺形成的中间焊料柱，而不是通过目前周知的引线键合层叠的方法，实现了将半导体芯片层与衬底的连接，从而提供由倒装芯片互连结构给予电气优势。在此方面，各种不同尺寸的焊料柱互连通过多个叠加层或者诸如半导体芯片的半导体部件的层叠阵列提供了对衬底的简单、可靠的连接。根据本发明的另一方面，可以衍生出IMS模具结构的独特设计，包括用于形成焊料的柱状填充的腔体，还包括用于芯片的空腔(cutout)或者放置其他电子封装或模块的其他腔体。
文档编号H01L23/488GK101236910SQ20081000207
公开日2008年8月6日 申请日期2008年1月16日 优先权日2007年2月2日
发明者卢克·比兰格尔, 戴维·达诺维奇, 约翰·U·克尼克伯克 申请人:国际商业机器公司