专利名称：晶边蚀刻设备及其相关的晶片平坦化方法
技术领域：
本发明涉及一种晶边蚀刻设备及其相关的晶片平坦化方法，尤指 一种利 用晶边蚀刻设备进行的晶片平坦化方法。
背景技术：
在半导体装置的制作过程中，往往需要利用许多的多晶硅层、金属内连 线层以及低介电材料层等材料来形成所需的半导体装置或集成电路。然而一 般而言，晶片上所沉积的膜层往往具有厚度不均的问题或是表面水平高度不
一的问题，使集成电路的表面呈现高低起伏的陡峭形貌(severe topography ), 增加后续在进行图案转移(pattern transfer)工艺、化学才几械抛光(chemical mechanical polishing, CMP )工艺或其他膜层沉积工艺时的困难。所以在进 入深亚微米的半导体工艺之后，半导体业者大多会使用平坦化效果优选的 CMP工艺来均匀地研磨半导体芯片上具有不规则表面的目标薄膜层(target thin film),使半导体芯片在经过CMP工艺后能够具有平坦且规则的表面， 达到半导体芯片表面的全面平坦化，以确保后续工艺的成品率。
以已知工艺而言，这种膜层厚度不均的问题在晶边(wafer bevel)附近 尤其明显，且往往会导致晶边附近的晶片特别厚。即使于沉积工艺之后可以 再进行CMP工艺，但由于晶边处的厚膜会阻碍CMP工艺的研磨浆料分布并 且影响研磨垫接触时的应力分布，而且已知CMP机台本身也有其作用的限 制，因此这时的CMP工艺实际上无法有效控制晶片边缘的形貌(edge topography),使得晶片边缘仍旧会呈现出陡峭的侧视轮廓(profile )。
请参照图1,其绘示的是已知方法所形成的晶片的膜层厚度关系示意图。 其中，示意图的横坐标表示的是晶片各部分至晶片圆心的距离，示意图的纵 坐标表示晶片的膜层厚度，而图1所示的晶片经过内层介电(inter-layer dielectric, ILD )层沉积工艺、CMP工艺与晶边清洗(wafer bevel rinse, WBR) 后的膜厚状况。如图l所示，晶边的膜厚与中央区域的膜厚可能会相差800 埃(angstrom)。较厚的晶边不但会影响CMP工艺的作用，而且晶片边缘附近容易产生许多边缘缺陷(defect)。这些边缘缺陷可能会影响后续工艺的进 行，使得后续所制作的装置或结构也具有缺陷。举例来说，对于接触插塞的 形成工艺而言，当进行接触窗的蚀刻工艺时，由于晶边处的膜厚较深，因此 会导致晶边处的接触窗蚀刻不足，使得接触插塞不会与下方元件电连接，而 形成开路(open)缺陷。另一方面，晶片边缘附近的边缘缺陷也可能会直接 影响后续的蚀刻工艺或其他沉积工艺，例如当晶边处的膜厚越深时，蚀刻工 艺通常会产生越多不理想的结核(nodule)现象。
有鉴于此，已知膜层制作方法会导致产品晶片不易通过晶片可接受度测 试(wafer acceptance test, WAT)而降低产率(yield),仍待进一步改善。如 何制作出具有良好厚度与表面形貌的膜层仍是该领域所致力解决的一大课 题。
发明内容
因此本发明的主要目的之一在于提供一种晶边蚀刻设备，以提升产品成 品率并避免蚀刻时产生标记辨识不清的问题。
根据本发明的一实施例，本发明提供一种晶边蚀刻设备，其包含有晶片 防护掩模(wafer-protecting mask )，且晶片防护掩才莫覆盖晶片的部分表面。 晶片上定义有中央区域与环绕该中央区域的晶边区域。前述晶片防护掩模包 含有中央遮蔽区以及至少一晶边遮蔽区。中央遮蔽区全面覆盖晶片的中央区 域，而晶边遮蔽区从中央遮蔽区的外缘向外延伸而出，覆盖晶片的部分晶边 区域，并且暴露出晶边区域的其余部分。
根据本发明的另一优选实施例，本发明另提供一种平坦化晶片的方法。 首先，提供至少一晶片。晶片包含有基底与至少一位于该基底上的介电层， 且晶片上定义有中央区域与环绕该中央区域的晶边区域。之后进行晶边蚀刻 工艺，晶边蚀刻工艺不蚀刻晶片的中央区域与部分晶边区域，而蚀刻位于该 晶边区域的其余部分的介电层。接着，再对晶片进行化学机械抛光工艺。
为了更近一步了解本发明的特征及技术内容，请参阅以下有关本发明的 详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以 限制。
图1绘示的是已知方法所形成的晶片的膜层厚度关系示意图。
图2、 3、 4、 5、 6、 7和8为本发明第一优选实施例平坦化晶片的方法 示意图。
图9与图IO为本发明第二优选实施例平坦化晶片的方法示意图。 图11为本发明第三优选实施例晶边蚀刻工艺的遮蔽状况示意图。 图12绘示的是本发明第四优选实施例平坦化晶片IO的方法示意图。 附图标记说明
10晶片10a:上表面
10b:下表面12:基底
14介电层16:中央区域
18晶边区域20:晶片标记
22激光编码24:定位缺口
40晶边蚀刻i殳备42:蚀刻反应室
44第一晶片防护掩模46:中央遮蔽区
48晶边遮蔽区50:第一挡块
50a:浮义载表面52:第一护环
54第一突出部60:第二挡块
62第二护环64:第一电极
66第二电极68:蚀刻气体提供管
70蚀刻气体140晶边蚀刻i殳备
144第二晶片防护掩模146中央遮蔽区
148晶边遮蔽区150第一挡块
152第一护环154:第二突出部
160第二挡块162第二护环
202喷嘴204非蚀刻流体
240晶边蚀刻i殳备244晶片防护掩才莫
具体实施例方式
请参阅图2至图8，图2至图8为本发明第一优选实施例平坦化晶片10 的方法示意图，其中相同的元件或部位沿用相同的符号来表示。需注意的是 附图仅以说明为目的，并未依照原尺寸作图。首先参考图2,其绘示的是晶片IO的底视示意图。如图2所示，提供至少一晶片10。晶片IO上定义有中 央区域16,以及环绕中央区域16、位于晶片IO的边缘且宽约数毫米的晶边 区域(bevel region) 18。以12英寸晶片为例，晶边区域18的宽度约介于1 毫米至3毫米(mm)之间，例如为2毫米。晶片10包含有基底12，基底 12内可包含有至少一半导体元件(未显示)，例如集成电路的部分元件，且 基底12的晶边区域18中可设置有多个晶片标记20,例如晶片标记20可包 含有激光编码(laser code) 22、定位缺口 24、定位记号(未显示)、对准标 记(未显示)或是任何待保护的元件。激光编码22可供辨识装置来辨识晶 片10,可包含晶片的批次编号以及晶片身份辨识号码等讯息，其通常是以激 光方式烧结在晶片IO的表面，而定位缺口 24可用于各式半导体工艺中固定 晶片IO的坐标。
图3绘示的是晶片10的剖视示意图。如图3所示，接着可利用沉积工 艺、镀膜工艺或旋涂工艺等方式于基底12上形成至少一介电层14。根据晶 片IO的整体轮廓，晶片IO具有上表面(top surface) 10a与下表面(bottom surface) 10b。晶片10的半导体元件通常设置于晶片10的上表面10a邻近 处，以定义出多个管芯，而晶片标记20可设置于晶片10的下表面10b,未 被介电层14所覆盖。于此实施例中，介电层14为待研磨的材料层，而位于 晶边区域18中的介电层14可能比位于中央区域16中的介电层14更厚。此 外，介电层14可为ILD层，直接覆盖于晶片10的半导体元件上，然本发明 的晶边蚀刻方法并未局限于用于蚀刻ILD层，而可应用于任何需进行晶边蚀 刻的材料层，例如介电层14亦可为金属层间介电(intermetal dielectric, IMD ) 层。
请一并参考图4、图5与图6,图4绘示的是进行晶边蚀刻工艺的剖视 示意图，图5绘示的是图4所示的晶边蚀刻工艺的底视示意图，而图6绘示 的是图5所示的晶边蚀刻工艺的遮蔽状况示意图。如图4所示，其后可以把 晶片10载入本发明所提供的晶边蚀刻设备40,以进行晶边蚀刻工艺。晶边 蚀刻设备40包含有第一晶片防护掩模(wafer-protecting mask) 44,用以覆 盖晶片10的部分下表面10b。第一晶片防护掩才莫44可包含有第一挡块50、 第一护环52与至少一第一突出部54,设置于蚀刻反应室42内。于本实施例 中，第一挡块50可以为承载基座(pedestal),用以载置晶片10,例如第一 挡块50可为静电吸盘(electrostatic chuck, E-chuck)，藉以吸附并固定晶片10。第一护环52可环绕于第一挡块50周围，且第一护环52的顶面水平高 度可以低于或等于第一挡块50的承载表面50a的水平高度，使得第一护环 52可以适当地覆盖晶片IO的部分下表面10b。第一突出部54可从第一护环 52的外缘向外延伸而出至晶片IO的圓周。第一护环52与第一突出部54可 为 一体成形的i殳计，且可合称为下基环(bottom pedestal ring)。
请对照图4、图5与图6，图4的第一挡块50与第一护环52可形成图5 与图6的第一晶片防护掩模44的中央遮蔽区46,而图4的第一突出部54 即可形成图5与图6的第一晶片防护掩模44的晶边遮蔽区48。如图5与图 6所示，第一晶片防护掩模44包含有中央遮蔽区46以及至少一晶边遮蔽区 48。中央遮蔽区46可全面覆盖晶片10的中央区域16,而晶边遮蔽区48可 从中央遮蔽区46的外缘向外延伸而出至晶片IO的圓周，覆盖部分的晶边区 域18,并且暴露出位于待蚀刻的其余晶边区域18。因此，晶边蚀刻工艺不 会蚀刻到晶片10的中央区域16与部分晶边区域18,而蚀刻位于晶边区域 18的其余部分的介电层(未显示)。举例来说，第一晶片防护掩模44的晶边 遮蔽区48可覆盖晶片10晶边区域18的激光编码22。其中，中央遮蔽区46 的大小、形状与位置可恰好对应至中央区域16而设置，优选地，中央遮蔽 区46的边缘与中央区域16的边缘相对距离小于等于0.25毫米，但不限于此。
另外，请再参阅图4，晶边蚀刻设备40更可包含有第二挡块60、第二 护环62、第一电极64、第二电极66与蚀刻气体提供管线68,设置于蚀刻反 应室42内。第二挡块60可设置于第一挡块50上方，且与第一挡块50相距 一预定间距，用以覆盖晶片10的部分上表面10a。第二护环62可环绕于第 二挡块60周围，且第二护环62的底面水平高度可以等于第二挡块60的底 面水平高度，使得第二护环62可以适当地覆盖晶片10的上表面10a。第二 挡块60与第二护环62可全面覆盖位于中央区域(未显示)的晶片10上表面 10a。其中，前述第一挡块50、第一护环52、第一突出部54、第二挡块60 或第二护环62皆可包含有陶瓷材料，而其部分表面可再覆盖有金属膜，例 如氧化钇(Y20s),用以增加抗蚀刻效果。第一护环52与第二护环62以可拆 卸的方式设置于第一挡块50与第二挡块60的周围。蚀刻气体提供管线68 可提供蚀刻气体70来蚀刻介电层14，而第一电才及64与第二电极66可以提 供电压差以进行前述晶边蚀刻工艺。
图7绘示的是晶边蚀刻工艺之后的晶片10剖4见示意图。如图7所示，本发明不但可以减少位于晶边区域18的介电层14厚度，减少晶边区域18 的边缘缺陷，同时也可以保护晶片的特定区域。举例来说，第一晶片防护掩 ^:莫44的晶边遮蔽区48可覆盖晶片10的激光编码22，因此可以避免激光编 码22受到蚀刻而无法辨识。需注意的是，经过晶边蚀刻工艺之后，位于晶 边区域18中的介电层14可以与位于中央区域16中的介电层14厚度相近， 可以比位于中央区域16中的介电层14更薄，也可以比位于中央区域16中 的介电层14更厚，而不需受到附图所局限。此外，第一晶片防护掩模44的 晶边遮蔽区48实际上不限于仅遮蔽晶片标记20,而可用于遮蔽晶片10的<壬 何不需接受工艺反应的部位。
接着如图8所示，进行化学机械抛光(chemical mechanical polishing, CMP)工艺，在于晶片IO的上表面10a上加入研磨浆(slurry,未显示)后， 依据产品要求的规格研磨上表面10a上的介电层14至一预定厚度。随后可 利用去离子水(deionized water, DI water)作为清洗液(未显示)，在晶片 IO的上表面10a上进行表面清洗(surface cleaning )工艺，以彻底去除位于 晶片IO上表面lOa上的介电层14的残渣(flake)以及残余的研磨浆。
由于本发明的晶边蚀刻工艺可以有效削减晶边区域18的介电层14厚 度，因此可以防止晶边区域18的介电层14阻碍CMP工艺的研磨浆料分布， 并且避免晶边区域18的介电层14影响研磨垫接触时的应力分布，以提升 CMP工艺的平坦化效果。此外，因为本发明可削减晶边区域18的介电层14 厚度，所以其后所进行的CMP工艺的可以使用更多研磨浆料且/或提供更大 的研磨下压力，进而缩短CMP工艺的工艺时间。如此一来，本发明不^f旦可 以提升CMP工艺的平坦化效果、有效控制晶片边缘的形貌(edge topography),且可减少晶边区域18的边纟彖缺陷，藉以4是升产品成品率并避 免蚀刻时产生标记辨识不清的问题。
前述实施例的第一晶片防护掩模44覆盖晶片IO的部分下表面10b，但 不需局限于此。于其他实施例中，本发明的晶片防护掩;f莫亦可覆盖晶片的部 分上表面。请参阅图9与图10,图9与图10为本发明第二优选实施例平坦 化晶片10的方法示意图，其中相同的元件或部位沿用相同的符号来表示。 图9绘示的是进行晶边蚀刻工艺的剖视示意图，而图10绘示的是图9所示 的晶边蚀刻工艺的遮蔽状况示意图。如图9与图10所示，在介电层14沉积 之后，可以把晶片10载入本发明所提供的晶边蚀刻设备140,以进行晶边蚀刻工艺。于前述实施例的主要不同之处在于，此处晶片10的晶片标记20可 设置于晶片IO上表面10a的晶边区域18中，而晶边蚀刻设备140包含有第 二晶片防护掩模144，用以覆盖晶片IO的部分上表面10a。
如图9所示，第二晶片防护掩模144可包含有第二挡块160、第二护环 162与至少一第二突出部154,设置于蚀刻反应室42内。于本实施例中，第 二挡块160设置于晶片IO上方，用以覆盖晶片10的部分上表面10a。第二 护环162可环绕于第二挡块160周围，且第二护环162的底面水平高度可以 等于第二挡块160的底面水平高度，使得第二护环162可以适当地覆盖晶片 10的上表面10a。第二挡块160与第二护环162可全面覆盖位于中央区域16 的晶片IO上表面10a。第二突出部154可从第二护环162的外缘向外延伸而 出至晶片IO的圆周。第二护环162与第二突出部154可为一体成形的设计， 且可合称为上基环(top pedestal ring)。
另外，晶边蚀刻设备140更可包含有第一挡块150、第一护环152、第 一电极64、第二电极66与蚀刻气体提供管线68，设置于蚀刻反应室42内。 第一挡块150可设置于第二挡块160下方，且与第二挡块160相距一预定间 距。其中，第一挡块150、第一护环152、第二挡块160、第二护环162或第 二突出部154皆可包含有陶瓷材料，而其部分表面可再覆盖有金属膜。第一 挡块150与第一护环152可覆盖晶片10的部分下表面10b。
如图IO所示，中央遮蔽区146可全面覆盖位于晶片IO上表面10a的中 央区域16，而晶边遮蔽区148可从中央遮蔽区146的外缘向外延伸而出至晶 片IO的圆周，覆盖部分位于晶片IO上表面10a的晶边区域18,并且暴露出 位于上表面10a的其余晶边区域18。举例来说，第二晶片防护掩模144的晶 边遮蔽区148可覆盖晶片IO上表面10a的至少一晶片标记20。以一个已定 位的晶片IO而言，而此时的晶片标记20约可与于晶片IO的定位缺口 24夹 90度角、180度角且/或270度角，而第二突出部154可对应于所欲保护的晶 片标记20的位置而设置，甚至可能直接覆盖晶片IO的定位缺口 24。请对照 图9与图10，图9的第二挡块160与第二护环162可形成图IO的第二晶片 防护掩才莫144的中央遮蔽区146,而图9的第二突出部154即可形成图10 的第二晶片防护掩才莫144的晶边遮蔽区148。
需特别注意的是，本发明的晶片防护掩模的主要特色之一在于可遮蔽晶 片的中央区域与部分晶边区域，且暴露出其余的晶边区域，然而不需受到前述第一晶片防护掩模44与第二晶片防护掩模144的局限。于其他实施例中，
护环与突出部的形状、位置、宽度、长度、水平高度、厚度、设置角度或数 量皆可根据工艺需求而调整，且突出部可延伸至晶片的圆周外，或是亦可不 接触晶片的圆周。例如，同一晶边蚀刻工艺中亦可同时利用多个突出部来遮 蔽晶片的部分上表面与部分下表面。或者，晶片防护掩模的形状除了可以是 包含圆形中央遮蔽区与向外延伸的晶边遮蔽区之外，也可以是包含一个基本 上为圓形且具有晶边暴露缺口的晶片防护掩模。请参阅图11，图11为本发 明第三优选实施例晶边蚀刻工艺的遮蔽状况示意图。如图11所示，第三实
施例的晶片防护掩模244基本上对应整个晶片IO而设置，可遮蔽晶片10的 上表面10a或下表面10b。其中，晶片防护掩模244具有至少一个晶边暴露 缺口 274,例如可位于晶片IO的定位缺口 24上方、晶片10的90度角位置、 180度角位置且/或270度角位置等等。另外需注意的是，晶边暴露缺口274 并不一定要如图11所示的内凹形状，只要相对于晶片边缘内缩，内缩的程 度可视工艺需要调整，例如可以将部分圆弧以较大曲率半径的圆弧取代。
此外，本发明亦可利用不会侵蚀晶片IO的非蚀刻流体来保护晶片10的 特定区域不受蚀刻。请参阅图12，其绘示的是本发明第四优选实施例平坦化 晶片IO的方法示意图，其中相同的元件或部位沿用相同的符号来表示。如 图12所示，在前述实施例主要的不同之处在于，此处的晶边蚀刻设备240 可包含有至少一喷嘴202,朝向晶片10的部分晶边区域18而设置，用于提 供至少一非蚀刻流体204,并使该非蚀刻流体204接触晶片IO的晶边区域 18。晶边蚀刻设备240可另包含有第一挡块50、第一护环52、第二挡块60、 第二护环62、第一电极64、第二电极66与蚀刻气体提供管线68,设置于蚀 刻反应室42内。于本实施例中，喷嘴202可朝向位于晶片10下表面10b的 晶边区域18内的激光编码22而设置。如此一来，本发明可调整喷嘴202与 非蚀刻流体204的流速，使得非蚀刻流体204可以覆盖激光编码22表面而 使得蚀刻气体70不会接触到激光编码22。因此，本发明不但可以减少位于 晶边区域18的介电层14厚度，减少晶边区域18的边缘缺陷，同时也可以 保护晶片的特定区域。需注意的是，第三实施例的喷嘴202亦可结合至晶边 蚀刻设备40或晶边蚀刻设备140中，作为晶边蚀刻工艺的辅助。
综上所述，本发明具有下列几项优点。首先，本发明的晶边蚀刻工艺可 以有效削减晶边区域的介电层厚度。因此，本发明不但可以减少晶边区域18的边缘缺陷，而且可以防止晶边区域的材料层厚度阻碍后续工艺的操作效 果。另外，本发明也可以于蚀刻的同时保护晶片的特定区域，避免激光编码 等晶片标记受到蚀刻而无法辨识。有鉴于此，本发明可有效控制晶片边缘的 形貌、提升产品成品率并避免蚀刻时产生标记辨识不清的问题。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变 化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种晶边蚀刻设备，包含有晶片防护掩模，覆盖晶片的部分表面，其中该晶片上定义有中央区域与环绕该中央区域的晶边区域，而该晶片防护掩模包含有中央遮蔽区，全面覆盖该晶片的该中央区域；以及至少一晶边遮蔽区，从该中央遮蔽区的外缘向外延伸而出，覆盖该晶片的部分该晶边区域，并且暴露出该晶边区域的其余部分。
2. 如权利要求1所述的晶边蚀刻设备，其中该晶边区域的宽度介于1 毫米至3毫米之间。
3. 如权利要求1所述的晶边蚀刻设备，其中该晶片防护掩模的该晶边遮 蔽区从该中央遮蔽区的外缘向外延伸至该晶片的圓周。
4. 如权利要求1所述的晶边蚀刻设备，其中该晶片具有至少一晶片标 记，设置于该晶片的下表面并且位于该晶边区域中。
5. 如权利要求4所述的晶边蚀刻设备，其中该晶片防护掩模的该晶边遮 蔽区覆盖该晶片的该晶片标记。
6. 如权利要求5所述的晶边蚀刻设备，其中该晶片标记包含有激光编码。
7. 如权利要求1所述的晶边蚀刻设备，其中该晶片包含有至少一半导体 元件与至少 一 晶片标记，该半导体元件位于该中央区域中且邻近该晶片的上 表面，且该晶片标记设置于该晶片的上表面并且位于该晶边区域中。
8. 如权利要求7所述的晶边蚀刻设备，其中该晶片防护掩模的该晶边遮 蔽区;￡盖该晶片的该晶片标i己。
9. 如权利要求1所述的晶边蚀刻设备，其中该晶片防护掩模包含有挡 块、护环与至少一突出部，该护环环绕于该挡块周围，且该突出部从该护环 的外缘向外延伸而出。
10. 如权利要求9所述的晶边蚀刻设备，其中该晶片防护掩模的该中央 遮蔽区由该挡块与该护环所构成，且该晶片防护掩才莫的该晶边遮蔽区由该突 出部所构成。
11. 如权利要求IO所述的晶边蚀刻设备，其中该挡块包含有承载基座， 用以载置该晶片。
12. —种晶边蚀刻设备，包含有承载基座，该承载基座具有承载表面，用以载置晶片，且该晶片上定义 有中央区域与环绕该中央区域的晶边区域；以及至少一喷嘴，朝向该晶片的部分该晶边区域而设置，用于提供至少一非 蚀刻流体，并使该非蚀刻流体接触该晶片的部分该晶边区域。
13. 如权利要求12所述的晶边蚀刻设备，其中该晶边区域的宽度介于1 毫米至3毫米之间。
14. 如权利要求12所述的晶边蚀刻设备，其中该晶片具有至少一晶片标 记，设置于该晶片的下表面并且位于该晶边区域中。
15. 如权利要求12所述的晶边蚀刻设备，其中该喷嘴朝向该晶片的该晶 片标记而"i殳置。
16. —种平坦化晶片的方法，包含有提供至少一晶片，该晶片包含有基底与至少一位于该基底上的介电层， 且该晶片上定义有中央区域与环绕该中央区域的晶边区域；进行晶边蚀刻工艺，该晶边蚀刻工艺不蚀刻该晶片的该中央区域与部分 该晶边区域，而蚀刻位于该晶边区域的其余部分的该介电层；以及对该晶片进行化学机械抛光工艺。
17. 如权利要求16所述的方法，其中该晶边蚀刻工艺是利用晶片防护掩 模覆盖该晶片的该中央区域与部分该晶边区域。
18. 如权利要求16所述的方法，其中该晶边区域的宽度介于1毫米至3 毫米之间。
19. 如权利要求16所述的方法，其中该晶片具有至少一晶片标记，设置 于该晶片的下表面并且位于该晶边区域中。
20. 如权利要求16所述的方法，其中该晶边蚀刻工艺不蚀刻该晶片的该晶片标记。
全文摘要
一种晶边蚀刻设备及其相关的晶片平坦化方法。本发明的晶边蚀刻设备包含有晶片防护掩模，且晶片防护掩模覆盖晶片的部分表面。晶片上定义有中央区域与环绕该中央区域的晶边区域。前述晶片防护掩模包含有中央遮蔽区以及至少一晶边遮蔽区。中央遮蔽区全面覆盖晶片的中央区域，而晶边遮蔽区从中央遮蔽区的外缘向外延伸而出，覆盖晶片的部分晶边区域，并且暴露出晶边区域的其余部分。
文档编号H01L21/00GK101620985SQ20081013195
公开日2010年1月6日 申请日期2008年7月2日 优先权日2008年7月2日
发明者李志岳, 游岱恒 申请人:联华电子股份有限公司