晶片及其测试方法
【技术领域】
[0001]本发明是有关于晶片及其测试方法，且特别是有关于一种具有导电垫的晶片及其测试方法。
【背景技术】
[0002]近年来由于对多重芯片(chip)封装的需求日渐增加，因此业界对于已知良好晶粒的需求亦日渐提高。
[0003]为了可在晶片(wafer)层级下即测得哪些芯片(chip)是良好的芯片，必需在晶片层级中的多个阶段中对每一个芯片作性能测试。例如，必需在高温及低温下对每一个芯片作测试，以得知各个芯片是否皆可良好运作。
[0004]然而，此测试步骤会在芯片的导电垫上留下缺陷，降低后续制造工艺步骤的良率。且此测试步骤越多，在导电垫上留下的缺陷越严重。此外，传统的晶片测量方法必需各别对每一个芯片下一次探针(亦即接触端子)以测量其性能，故此测量步骤耗时甚巨。
[0005]因此，业界亟须一种可使测试步骤不影响后续制造工艺步骤良率的晶片及其测试方法，且此测试方法可缩短传统测量步骤所需的时间。
【发明内容】
[0006]本发明的目的在于提供一种晶片及其测试方法，以解决晶片测试步骤会影响其后续制造工艺步骤良率的问题。
[0007]本发明提供一种晶片，包括:第一芯片；第二芯片，与第一芯片并排设置，其中第一芯片与第二芯片的相对侧各具有相对应的多个第一芯片导电垫与多个第二芯片导电垫；及多个第一外部导电垫，设于第一芯片与第二芯片之间，且每一个第一外部导电垫与相对应的第一芯片导电垫及第二芯片导电垫电连接。
[0008]本发明还提供一种晶片的测试方法，包括:提供晶片，包括:第一芯片；第二芯片，与第一芯片并排设置，其中第一芯片与第二芯片的相对侧各具有相对应的多个第一芯片导电垫与多个第二芯片导电垫；及多个第一外部导电垫，设于第一芯片与第二芯片之间，且每一个第一外部导电垫与相对应的第一芯片导电垫及第二芯片导电垫电连接；提供测试器，具有多个接触端子；以及将多个接触端子电连接多个第一外部导电垫，以测试第一芯片及/或第二芯片。
[0009]本发明的晶片包括外部导电垫，故在测试步骤中测试器的接触端子可直接接触外部导电垫，而不接触芯片导电垫，从而可使晶片的芯片导电垫在测试步骤后仍可保持完整且不具有缺陷，进而提升后续制造工艺的良率。
[0010]为让本发明的特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
【附图说明】
[0011]图1-2是本发明实施例的晶片的上视图；
[0012]图3是本发明实施例的晶片的剖面图；及
[0013]图4-6是本发明实施例的晶片在其测试步骤中的剖面图。
[0014]符号说明:
[0015]3-3 线段；
[0016]100 晶片；
[0017]110 芯片;
[0018]110a 第一芯片；
[0019]110b 第二芯片；
[0020]110。第三芯片；
[0021]110d第四芯片；
[0022]120a第一芯片导电垫；
[0023]120a2第一芯片导电垫；
[0024]120b第二芯片导电垫；
[0025]120b2第二芯片导电垫；
[0026]120。第三芯片导电垫；
[0027]120c2第三芯片导电垫；
[0028]120d第四芯片导电垫；
[0029]120d2第四芯片导电垫；
[0030]130a第一外部导电垫；
[0031]130b第二外部导电垫；
[0032]130c第三外部导电垫；
[0033]140a 导线；
[0034]140b 导线；
[0035]140c 导线；
[0036]150开关电路；
[0037]160内连线结构；
[0038]170 导孔；
[0039]180 测试器；
[0040]190a接触端子；
[0041]190b接触端子；
[0042]190c接触端子；
[0043]SC切割道；
[0044]SCI 切割道；
[0045]SC2 切割道；
[0046]SC3 切割道；
[0047]S 基板；
[0048]Mtop顶金属层；
[0049]Mn金属层；
[0050]Mn !底金属层；
[0051]Dtop 介电层；
[0052]Dn介电层；
[0053]Dni 介电层。
【具体实施方式】
[0054]此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图示的一个元件对于另一元件的相对关系。能理解的是，如果将图示的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。
[0055]本发明实施例利用外部导电垫取代芯片导电垫，以使晶片的芯片导电垫在测试步骤中不会因直接接触测试器而造成缺陷。
[0056]参见图1，此图是本发明实施例的晶片的上视图。晶片(wafer) 100包括形成于其上的多个芯片(chip) 110。在一实施例中，晶片100可由多个预定切割道SC划分此多个芯片110。晶片100为半导体晶片，例如硅晶片。此外，上述半导体晶片亦可为元素半导体，包括锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括娃锗合金、磷砷镓合金、砷招铟合金、砷招镓合金、砷铟镓合金、磷铟镓合金及/或磷砷铟镓合金或上述材料的组合。此外，晶片100也可以是绝缘层上覆半导体。
[0057]芯片110可为各种存储器，例如虚拟静态随机存取存储器(Pseudo SRAM)、低功耗单存取同步动态随机存取存储器、低功耗双存取同步动态随机存取存储器、同步动态随机存取存储器、双倍数据传输速率同步动态随机存取存储器、并列式快闪存储器、串列式快闪存储器。此外，芯片110亦可为光电兀件、微机电系统、微流体系统、物理感测器、发光二极管、太阳能电池、射频元件、加速计、陀螺仪、微制动器、表面声波元件、压力感测器、喷墨头、功率金属氧化物半导体场效应晶体管模组、或其它任何类似的元件。
[0058]接着，参见图2，该图为图1晶片100的A部分的放大图。如图2所示，晶片100包括第一芯片110a以及第二芯片110b。此第二芯片110b与第一芯片110a并排设置(juxtapose)，且第一芯片110a与第二芯片110b的相对侧各具有相对应的多个第一芯片导电垫120a与多个第二芯片导电垫120b。此外，晶片100包括多个第一外部导电垫130a，设于第一芯片110a与第二芯片110b之间。每一个第一外部导电垫130a与相对应的第一芯片导电垫120a及第二芯片导电垫120b电连接，例如可通过设于第一芯片110a与第二芯片110b之间的多条导线140a电连接相对应的第一芯片导电垫120a、第二芯片导电垫120b及第一外部导电垫130a。此第一芯片导电垫120a、第二芯片导电垫120b及第一外部导电垫130a的材料可分别为单层或多层的金、铬、镍、钼、钛、铝、铱、铑、铜、上述的组合或其它导电性佳的金属材料。
[0059]在对传统的晶片进行测试时，测试器的接触端子(例如探针)会直接接触芯片导电垫，故会在芯片导电垫上留下缺陷，并使后续制造工艺的良率降低。例如，在后续制造工艺中若要将接线接合至此芯片导电垫，导电垫上于测试步骤所留下缺陷可能会造成接线接合失败。相较之下，由于本发明的晶片100包括此第一外部导电垫130a，故在测试步骤中测试器的接触端子可直接接触此第一外部导电垫130a，而不接触第一芯片导电垫120a及第二芯片导电垫120b。因此，在测试步骤结束后，第一芯片导电垫120a及第二芯片导电垫120b仍可保持完整且不具有缺陷，故可进一步提升后续制造工艺的良率。例如，可提升后续将接线接合至此第一芯片导电垫120a及第二芯片导电垫120b的良率。
[0060]此外，本发明的晶片于测试时，可同时测量一外部导电垫两旁的芯片，因此，可大幅降低成本以及减少制造工艺所需的时间。此