专利名称：制造闪速单元的方法
技术领域：
本发明涉及一种半导体器件，更具体地，涉及一种制造半导体 器件的闪速单元(flash cell)的方法。
背景技术：
如实例图1所示，闪速单元可以包括在硅衬底上和/或上方形成 的隧道氧化层(tunnel oxide layer )。在隧道氧化层上和成上方形成 浮栅(floating gate )并且可以在浮栅上和/或上方形成具有ONO (氧 4匕物/氮4匕物/氧4匕物)结构的介电月莫(dielectric film )。然后在介电 膜上和/或上方形成控制棚4及。在控制棚4及上和/或上方形成力更质掩 模(hard mask),且该硬质掩模用来保护闪速单元中的控制栅极多 晶娃(control gate poly )。
如实例图2所示，对闪速单元的ONO膜的损害归因于硬质掩 才莫。可以4吏用正石圭酸乙酯(tetra ethyl ortho silicate ) ( TEOS )、氧 化硅(Si02)或氮化物(Si3N4)作为硬质掩模。在用以形成栅极图 样的蚀刻工艺期间，ONO膜通常在大约150埃到200埃之间的范 围内^皮损害。然而，当氮^f匕物用作石更质掩才莫时，如实例图2所示 ONO月莫的氮4匕物-故严重地损害。甚至当TEOS用作石更质掩才莫时，ONO也会4皮损害，因此，在施力口电压(IV)时，寿禺合率(coupling ratio)减小，结果栅极电压降低，这使器件的性能恶化。
发明内容
本发明实施例涉及一种半导体器件，更具体地，涉及一种制造 半导体器件的闪速单元的方法。
本发明实施例涉及一种制造闪速单元的方法，该方法在去除碩_ 质掩模期间使对ONO膜的损害最小化。
本发明实施例涉及一种制造半导体器件的闪速单元的方法，该 方法可以包括以下步骤中的至少之一在半导体衬底上和/或上方顺 序形成隧道氧化膜、浮栅、氧化物/氮化物/氧化物(ONO)膜、控 制栅极和硬质掩模；在包括硬质掩模的半导体衬底的整个表面上和 /或上方沉积损害防止月莫(damage-prevention film)以防止^t ONO 膜的损害；以及然后4吏用蒸汽处理室(vapor process chamber ) (VPC)工艺来去除硬质掩模。
本发明实施例涉及一种制造半导体器件的闪速单元的方法，该 方法可以包括以下步骤中的至少之一在半导体衬底上方形成包括 隧道氧化膜、浮栅、氧化物/氮化物/氧化物(ONO)膜和控制栅极 的栅极图样；在栅极图样上方形成硬质掩模图样；在包括栅极图样 和硬质掩模的半导体衬底的整个表面上方形成保护膜；以及然后通 过实施蒸汽处理室(VPC)工艺来至少去除硬质掩模。
本发明实施例涉及一种制造闪速单元的方法，该方法可以包括 以下步骤中的至少之一在半导体衬底上方形成栅极图样；在栅极 图样的上方并接触该栅极图样的最上表面形成硬质掩模图样；在半 导体衬底的整个表面上方形成硅膜作为保护膜，以便硅膜形成在硬质掩模图样的最上表面上方以及同样形成在硬质掩模图样和栅极
图样的侧壁上方；以及然后去除硅膜和硬质掩才莫。
本发明实施例涉及一种方法，该方法可以包4舌以下步艰《中的至 少之一在半导体衬底上方形成栅极图样；在栅极图样上方形成硬 质掩模图样；在半导体衬底和硬质掩模图样的最上表面上方以及同 样在石更质掩才莫图样和栅-极图样的侧壁上方形成氧化,圭(Si02)和氮 化硅(Si3N4)中的一个作为保护膜；以及然后去除硬质掩模。
根据本发明实施例，硬质掩模图样可以由正硅酸乙酯(TEOS) 或氮4匕物形成。损害防止力莫可以由Si02和Si3N4中的一个形成并 且可以具有在大约IOO埃到200埃之间范围内的厚度。可以使用中 温fU匕物(medium temperature oxide) (MTO)工艺和4氐温氧4匕物 (low temperature oxide ) ( LTO )工艺中的 一种来实施沉积损害防 止膜的步骤。当使用MTO工艺时，可以在大约600°C到700°C之 间范围内的温度下使用硅烷气体来沉积损害防止膜。当使用LTO工 艺时，可以在大约300°C到500°C之间范围内的温度下^f吏用DCS 气体来沉积损害防止膜。
实例图1和图2示出了闪速单元和对闪速单元的ONO膜产生 的损害。
实例图3A到图3D示出了#4居本发明实施例制造半导体器件 的闪速单元的方法的顺序一见图。
具体实施例方式
现在将详细地参照本发明的实施方式和在附图中示出的实施 例。在任何可能的地方，在整个附图中使用相同的标号以表示相同 或相似的部件。
如实例图3A中所示，通过生长工艺(growth process )在半导 体衬底31上和/或上方形成隧道氧化膜32。然后可以通过4吏用〗氐压 化学气相沉积(LPCVD)进4亍沉积来在隧道氧化力莫32上和/或上方 形成浮栅多晶硅(Floating gate poly) 33。随后，使用LPCVD在浮 才册多晶石圭33上和/或上方顺序沉积包括第一氧化膜、氮化膜和第二 氧化膜的ONO膜34。然后可以使用LPCVD在ONO膜34上和/ 或上方形成控制斥册才及多晶^圭35。随后，在4空制棚"f及多晶石圭35上和/ 或上方形成石更质掩才莫36,该石更质掩才莫36用来防止对控制棚-才及多晶 硅35的损害。可以使用TEOS膜和氮化膜中的一个作为硬质掩模 36。
如实例图3B所示，然后可以将光刻月交施加至石更质4奄才莫36，并 JM吏用曝光禾口显#》工艺(exposing and developing process )来图才羊4b 该光刻胶以形成光刻胶图样37。根据本发明实施例，然后使用光刻 胶图样37作为蚀刻掩模来蚀刻硬质掩模36以形成硬质掩模图样。 随后，去除光刻力交图样37的剩余部分。可选地，可以不去除光刻 月交图样37。然后可以使用硬质掩才莫图样作为蚀刻阻挡物(etch barrier)来顺序蚀刻控制栅极多晶硅35、 ONO膜34、浮栅多晶硅 33和隧道氧化膜32 。根据本发明实施例，可以使用光刻胶图样37 作为蚀刻掩模来顺序蚀刻硬质掩模36、控制栅极多晶硅35、 ONO 膜34、浮栅多晶硅33和隧道氧化膜32，以及然后去除光刻胶图样 37的剩余部分。如实例图3C所示，作为蚀刻工艺的结果，在半导体衬底31上 和/或上方形成栅极图样40。在包括硬质掩冲莫图样36-1和栅极图样 40(即，控制栅极多晶硅图样35-1、 ONO膜图样34-l、浮栅多晶 硅图样33-1和隧道氧化膜图样32-1)的半导体衬底31的整个表面 及其側壁上和/或上方沉积用于防止对ONO力莫34损害的损害防止 膜38。意味着，可以沉积损害防止膜38以覆盖栅极图样的最上表 面和侧壁。可以在包括4册极图样40的半导体衬底31的表面上和/ 或上方沉积损害防止膜38。特别地，可以在硬质掩模图样36-1的 最上表面和栅极图样40的侧壁上和/或上方形成损害防止膜38。根 据本发明实施例的损害防止"莫38可以由Si02和SigN4中的一个形 成，并具有在大约100埃到200埃之间范围内的厚度。
在用以形成栅极图样的蚀刻工艺期间，如果不保护ONO膜， 对ONO膜的损害可能导致在大约150埃到200埃之间的范围内减 小厚度。由于这个原因，损害防止膜38优选地具有在大约150埃 到200埃之间范围内的厚度。同样，为了使热量预算(thermal budget) 最小化并且使损害防止膜38的Si02或Si3Ht的品质最佳化，不使 用T者如fU匕、RTP、 TEOS和HTO的方法，而是4吏用中温氧4匕物 (MTO)工艺和4氐温氧4b物(LTO)工艺中的一种来形成损害防止 膜38。当使用MTO工艺时，在大约60(TC到700。C之间范围内的 温度下使用硅烷气体来在硬质掩模36上和/或上方沉积损害防止膜 38。当使用LTO工艺时，在大约300。C到500。C之间范围内的温度 下使用二氯硅烷(dichlorosilane ) (DCS)气体来在硬质掩才莫36上 和/或上方沉积损害防止力莫38。
如实例图3D所示，实施使用HF蒸汽(HF vapor)的蒸汽处理 室(VPC)工艺以去除损害防止膜38和硬质掩模36。此时，损害 防止膜38保护了栅极图样40的侧壁。因此，在去除硬质掩模期间，根据本发明实施例制造闪速单元的方法使对ONO膜的损害最小 化，从而稳定地确保栅极施加电压毫无损失。
尽管本文中描述了多个实施例，^f旦是应该理解，本领域:忮术人 员可以想到多种其他修改和实施例，他们都将落入本公开的原则的 精神和范围内。更特别地，在本7>开、附图、以及所附^又利要求的
种小务改和改变。除了组成部分和/或"^非列方面的々务改和改变以外，可 选的使用对本领域技术人员来说也是显而易见的。
权利要求
1. 一种制造半导体器件的闪速单元的方法，包括在半导体衬底上方形成包括隧道氧化膜、浮栅、氧化物/氮化物/氧化物(ONO)膜和控制栅极的栅极图样；在所述栅极图样上方形成硬质掩模图样；在包括所述栅极图样和所述硬质掩模的所述半导体衬底的整个表面上方形成保护膜；以及然后通过实施蒸汽处理室(VPC)工艺至少去除所述硬质掩模。
2. 根据权利要求1所述的方法，其中，所述硬质掩模图样由正硅 酸乙面旨(TEOS)形成。
3. 根据权利要求1所述的方法，其中，所述硬质掩模图样由氮化 物形成。
4. 根据权利要求1所述的方法，其中，所述保护膜由氧化硅(Si02)膜形成。
5. 根据权利要求4所述的方法，其中，所述氧化硅(Si02 )膜具 有在大约100埃到200埃之间范围内的厚度。
6. 根据权利要求1所述的方法，其中，所述保护膜包括氮化硅(Si3N4)膜。
7. 根据权利要求6所述的方法，其中，所述氮化硅(Si3N4 )膜 具有在大约100埃到200埃之间范围内的厚度。
8. 根据权利要求1所述的方法，其中，所述保护膜具有在大约 100埃到200埃之间范围内的厚度。
9. 才艮据;f又利要求1所述的方法，其中，通过实施中温氧^R:物(MTO)工艺来实现形成所述保护膜。
10. 根据权利要求9所述的方法，其中，实施所述MTO工艺包括 在大约600°C到700。C之间范围内的温度下使用硅烷气体来沉 积所述保护膜。
11. 根据权利要求1所述的方法，其中，通过实施低温氧化物(LTO)工艺来实现形成所述保护膜。
12. 根据权利要求11所述的方法，其中，实施所述LTO工艺包括 在大约300°C到500°C之间范围内的温度下使用二氯硅烷(DCS)气体来沉积所述保护膜。
13. 根据权利要求1所述的方法，其中，至少去除所述硬质掩才莫包 括Y吏用氟化氢(HF)蒸汽来实施所述蒸汽处理室(VPC)工艺
14. 根据权利要求1所述的方法，其中，形成所述保护膜包括在所 述硬质掩模图样的最上表面以及在所述硬质掩模图样和所述 才册极图样的侧壁上方沉积所述保护膜。
15. 根据权利要求1所述的方法，其中，形成所述栅极图样包括在所述半导体衬底上方顺序形成所述隧道氧化膜、所述 浮栅多晶硅、所述ONO膜和所述控制栅极多晶硅；在所述控制栅4及多晶^圭的最上表面上方形成石更质掩才莫；在所述石更质掩才莫上方形成光刻"交图样；使用所述光刻胶图样作为蚀刻掩模来蚀刻所述硬质掩模以形成所述硬质掩模图样；去除所述光刻胶图样；以及然后使用所述硬质掩模图样作为掩模来顺序蚀刻所述控制栅 极多晶硅、所述ONO膜、所述浮栅多晶硅和所述隧道氧化膜。
16. —种制造闪速单元的方法，包4舌在半导体^H"底上方形成棚-才及图才羊；在所述栅极图样的上方并且4妻触所述栅-极图样的最上表 面形成硬质掩模图样；在所述半导体村底的整个表面上方形成硅膜作为保护膜 以便所述石圭膜形成在所述硬质掩才莫图样的最上表面上方以及 同样形成在所述石更质掩才莫图才羊和所述棚-才及图样的侧壁上方；以 及然后去除所述硅膜和所述硬质掩模。
17. 根据权利要求16所述的方法，其中，形成所述硅膜包括通过 在大约600 。C到700°C之间范围内的温度下使用硅烷气体实 施中温氧化物(MTO)工艺来沉积具有厚度在大约100埃到 200埃之间范围内的氧化硅(Si02 )。
18. 才艮据权利要求16所述的方法，其中，形成所述硅膜包括通过 在大约300°C到500°C之间范围内的温度下4吏用二氯石圭烷(DCS)气体实施低温氧化物(LTO)工艺来沉积具有厚度在 大约100埃到200埃之间范围内的氮化硅(Si3N4 )。
19. 根据权利要求16所述的方法，其中，所述硬质掩模图样包括 正石圭酸乙酯(TEOS)和氮4匕膜中的一个。
20.—种方法，包4舌在半导体衬底上方形成棚-才及图样；在所述栅极图样上方形成硬质掩模图样；在所述半导体衬底和所述硬质掩模图样的最上表面上方 以及同样在所述硬质掩模图样和所述栅极图样的侧壁上方形 成氧化硅(Si02)和氮化硅(Si3N4)中的一个作为保护膜； 以及然后去除所述硬质掩才莫。
全文摘要
一种制造半导体器件的闪速单元的方法包括在硬质掩模图样上和/或上方沉积损害防止膜，以防止在使用蒸汽处理室(VPC)工艺去除硬质掩模时对栅极图样的ONO膜的损害。
文档编号H01L21/336GK101436545SQ20081017025
公开日2009年5月20日 申请日期2008年10月16日 优先权日2007年11月16日
发明者宣锺元 申请人:东部高科股份有限公司