专利名称：具有超级结的半导体器件的制作方法
技术领域：
本发明涉及一种具有超级结的半导体器件。
背景技术：
近年来，在功率应用中使用的半导体器件领域中出现了一种半导体器 件。这种垂直半导体器件使人们能够既提高击穿电压又能降低导通状态电
阻，其具有一PN柱层，起到作为漂移层的超级结(SJ)的作用。在下文中 将把这种半导体器件縮写为SJ-M0S晶体管。例如，在JP-A-2004-72068 (即 专利文献l)中公开了这种SJ-MOS晶体管。
图22A和图22B为示意性示出常规的典型SJ-M0S晶体管90的截面图。 图22A示出了 SJ-M0S晶体管90的重复单元结构，而图22B示出了由图22A 中的单元结构构成的SJ-M0S晶体管90。当在点划线表示的对称轴A1-A1、 A2-A2处依次反转并重复图22A所示的单元结构时，就构成了图22B所示的 SJ-MOS晶体管90。
图22A和图22B所示的SJ-M0S晶体管90是N沟道SJ-M0S晶体管，使 用N型(n+)半导体层1构成的硅衬底作为漏极区。在N型半导体层1上 方形成具有厚度d的PN柱层10。通过交替反复设置彼此具有相同杂质浓度 (即X0n二X0p)和宽度(即W0n=W0p)的N型柱20n和P型柱20p形成PN柱 层，N型柱和P型柱是由硅构成的外延层。各个柱彼此毗邻。在PN柱层IO 上方形成P型(p-)半导体层(即基体区)3，半导体层3是硅构成的外延 层并起到沟道形成层的作用。换言之，SJ-M0S晶体管90是如图22B所示构 造的半导体器件。亦即，与PN柱层10的第一界面B1邻接形成N型半导体 层1 ，与PN柱层10的第二界面B2邻接形成P型半导体层3。
在P型半导体层3的表面部分中选择性地形成N型(n+)区域4作为源 极区。连接到共同与N型区域4相邻的源电极的P型(p+)区域是用于修正 P型半导体层3的电势而形成的接触区。与N型区4相邻形成由侧壁绝缘膜5和掩埋多晶硅6构成的沟槽结构的绝缘栅电极7，使其穿透P型半导体层 3。将SJ-M0S晶体管90中的N型柱20n、 P型柱20p、 N型区4、 P型区3a 和绝缘栅电极7设置成衬底表面中垂直于图22A和图22B的表面的条形图 案，但图中未示出。
图22A和图22B所示的SJ-MOS晶体管90的特征在于其具有充当超级 结的PN柱层10。这使其成为与没有PN柱层的常规垂直MOS晶体管(DMOS 晶体管)相比在实现击穿电压提高和导通电阻降低方面性能优异的半导体 元件。将会给出更多具体的描述。在SJ-MOS晶体管90中，PN柱层10的N 型柱20n在晶体管导通时充当漂移层。当晶体管截止时，P型柱20p具有将 耗尽层拓展到作为电流通路的N型柱20n的功能。在没有P型柱的DMOS晶 体管中，当作为漂移层的N型层浓度增大时会出现一个问题。耗尽层未得 到扩展，击穿电压下降。同时，在图22A和图22B所示的SJ-MOS晶体管90 中，即使在作为漂移层的N型柱20n的杂质浓度增大且导通电阻下降时也 能够实现以下效果在晶体管截止时，可以通过适当设置P型柱20p等的 杂质浓度将耗尽层扩展到N型柱20n;从而可以实现击穿电压的提高和导通 电阻的降低。 JP-A-2004-72068
如上所述，为了在图22A和图22B的SJ-MOS晶体管90中获得高击穿 电压，需要将耗尽层扩展到作为漂移层的N型柱20n。为了将耗尽层扩展到 N型柱20n，施加如下条件"应当使N型柱20n的杂质量。浓度X体积) 和P型柱20p的杂质量。浓度X体积)彼此相等。"将PN柱层10设计成 满足该条件。然而存在一个问题。如果在形成PN柱层10时产生了形状处 理上的变化或杂质浓度的变化(下文统称为形成过程中的变化)，就无法满 足以上条件。因此，由于N型柱20n或P型柱20p的杂质量过多，阻止了 耗尽层扩展到漂移层中，并使SJ-MOS晶体管90的击穿电压降低。当SJ-MOS 晶体管90的导通电阻减小时，由于形成过程中的上述变化造成的击穿电压 下降变得更加明显。亦即，由于提高N型柱20n的杂质量来降低导通电阻， 因此也需要类似地提高P型柱20p的杂质量。结果，相对地增大了因形成 过程中的变化导致的杂质过量的变化。因此，当增大N型柱20n的杂质量 从而降低了 SJ-MOS晶体管90的导通电阻时，由于上述形成过程中的变化
8导致的击穿电压的变化进一步增大。
为了应对SJ-M0S晶体管特有的上述问题，专利文献1提出了一种倾斜 结构。在专利文献l中所公开的半导体元件中，在PN柱层中的N型柱和P 型柱之间的接合区域中提供倾斜角。在这种倾斜结构中，从PN柱层的主表 面侧向后侧，N型柱的宽度和P型柱的宽度在相反方向上变化。结果，在该 结构中，N型柱的杂质量和P型柱的杂质量也在相反方向上变化。因此，即 使在出现上述形成过程中的变化时，在PN柱层的深度中的某处也存在满足 上述杂质量的相等条件的区域。因此可以在该区域中将耗尽层扩展到N型 柱。然而，即使在上述倾斜结构中，满足上述杂质量的相等条件的区域也 仅限于PN柱层中的一些狭窄区域，由于形成过程中的变化导致的击穿电压 的变化仍然很大。
发明内容
考虑到上述问题，本公开内容的目的是提供一种半导体器件，其具有 击穿电压变化小的作为超级结的PN柱层。
根据本公开内容的一方面， 一种半导体器件包括具有第一导电类型
的第一半导体层；设置于所述第一半导体层上的PN柱层；以及具有第二导 电类型且设置于所述PN柱层上的第二半导体层。PN柱包括第一柱层和第二 柱层。第一柱层设置于第一半导体层上，第二柱层设置于第一柱层和第二 半导体层之间。第一柱层和第二柱层中的每一个都包括具有第一导电类型 的第一柱和具有第二导电类型的第二柱。沿着平行于PN柱层和第一半导体 层之间的第一边界的水平方向交替设置第一柱层中的第一柱和第二柱。沿 着平行于PN柱层和第二半导体层之间的第二边界的水平方向交替设置第二 柱层中的第一柱和第二柱。第一柱层具有第一杂质量差异，该第一杂质量 差异是在距第一边界预定深度处通过从第一柱中的杂质量减去第二柱中的 杂质量定义的。第二柱层具有第二杂质量差异，该第二杂质量差异是在距 PN柱层和第二半导体层之间的第二边界预定深度处通过从第一柱中的杂质 量减去第二柱中的杂质量定义的。第一杂质量差异为恒定的正值，第二杂 质量差异为恒定的负值。
该半导体器件具有高击穿电压和低导通状态电阻。此外，减小了该半导体器件中击穿电压的变化。
通过参考附图所作的以下详细说明，本发明的上述和其他目的、特征 和优点将变得更加明显。在附图中
图1A为示意性示出了作为第一实施例的范例的SJ-M0S晶体管的局部 截面图，并且其示出了SJ-MOS晶体管的重复单元结构；
图1B为示意性示出了由图1A中的单元结构构造的SJ-M0S晶体管的截 面图2为示出了对SJ-M0S晶体管和对比SJ-M0S晶体管进行模拟的结果 的图示，并且其示出了击穿电压对杂质量平衡的依赖性(d印endence);
图3为通过比较示出了击穿电压对SJ-M0S晶体管的杂质量平衡的依赖 性以及击穿电压对PN柱层为倾斜结构的SJ-M0S晶体管的杂质量平衡的依 赖性的图示；
图4A为示意性示出了通过将图1A和图1B中的SJ-M0S晶体管的第一 柱层构造为PN柱层而获得的SJ-M0S晶体管的重复单元结构的图示；
图4B为示意性示出了通过将图1A和图1B中的SJ-M0S晶体管的第二 柱层构造为PN柱层而获得的SJ-M0S晶体管的重复单元结构的图示；
图5为示出了对图4A和图4B中的SJ-M0S晶体管以及图1A和图1B中 的SJ-M0S晶体管进行模拟的结果的图示，并且其通过比较示出了击穿电压 对杂质浓度平衡的依赖性；
图6为示意性示出了作为图1A和图1B所示SJ-M0S晶体管的变型的 SJ-M0S晶体管的重复单元结构的图示；
图7A为示意性示出了通过将图6中的SJ-M0S晶体管的第一柱层构造 为PN柱层而获得的SJ-M0S晶体管的重复单元结构的图示；
图7B为示意性示出了通过将图6中的SJ-M0S晶体管的第二柱层构造 为PN柱层而获得的SJ-M0S晶体管的重复单元结构的图示；
图8为示出了对图7A和图7B所示的SJ-M0S晶体管进行模拟的结果的 图示，并且其通过比较示出了击穿电压对杂质浓度平衡的依赖性；
图9为示意性示出了作为图1A和图1B所示SJ-M0S晶体管的另一变型200810185653. 6
的SJ-M0S晶体管的重复单元结构的图示；
图IOA为示意性示出了通过将图9中的SJ-M0S晶体管的第一柱层构造 为PN柱层而获得的SJ-MOS晶体管的重复单元结构的图示；
图10B为示意性示出了通过将图9中的SJ-MOS晶体管的第二柱层构造 为PN柱层而获得的SJ-MOS晶体管的重复单元结构的图示；
图11为示出了对图9以及图10A和10B所示的SJ-MOS晶体管进行模 拟的结果的图示，并且其通过比较示出了击穿电压对杂质浓度平衡的依赖 性；
图12为示意性示出了作为图1A和图IB所示SJ-MOS晶体管的另一变 型的SJ-MOS晶体管的重复单元结构的图示；
图13A为示意性示出了通过将图12中的SJ-MOS晶体管的第一柱层构 造为PN柱层而获得的SJ-MOS晶体管的重复单元结构的图示；
图13B为示意性示出了通过将图12中的SJ-MOS晶体管的第二柱层构 造为PN柱层而获得的SJ-MOS晶体管的重复单元结构的图示；
图13C为示意性示出了通过将图12中的SJ-MOS晶体管的第三柱层构 造为PN柱层而获得的SJ-MOS晶体管的重复单元结构的图示；
图14为示出了对SJ-MOS晶体管的模拟结果的图示，并且其通过比较 示出了击穿电压对杂质浓度平衡的依赖性；
图15A为示意性示出了作为图1A和图IB所示SJ-MOS晶体管的变型的 SJ-MOS晶体管的重复单元结构的图示；
图15B为示意性示出了作为图12所示SJ-MOS晶体管的变型的SJ-MOS
晶体管的重复单元结构的图示；
图16A到16D为示出了 SJ-MOS晶体管的制造方法的范例的截面图，并 且其示出了作为基本部分的PN柱层的制造工艺步骤；
图17A到17C为示出了 SJ-MOS晶体管的制造方法的范例的截面图，并 且其示出了作为基本部分的PN柱层的制造工艺步骤；
图18A到18C为示出了作为SJ-MOS晶体管的基本部分的PN柱层的另 一制造方法的步骤的截面图19为截面图，示意性示出了作为对应于图1A和图IB中的SJ-MOS 晶体管的第二实施例的范例的SJ-MOS晶体管的重复单元结构；
li图20为截面图，示意性示出了对应于图12中的SJ-M0S晶体管的SJ-M0S 晶体管的重复单元结构；
图21A到21C为示出了 SJ-M0S晶体管的制造方法的范例的截面图，并 且其示出了作为基本部分的PN柱层的制造工艺步骤；
图22A为示意性示出了常规的典型SJ-MOS晶体管的截面图，并且其示 出了SJ-MOS晶体管的重复单元结构；以及
图22B为示意性示出了由图22A中的单元结构构造的SJ-M0S晶体管的 截面图。
具体实施例方式
一种垂直半导体器件(下文缩写为SJ-MOS晶体管)具有作为漂移层的 PN柱层，该PN柱层充当着超级结(SJ)。可以将其中形成有PN柱层的半导 体器件形成为既能够实现击穿电压提高又能够实现导通电阻降低的半导体 器件。
(第一实施例)
图1A和图1B为截面图，示意性示出了半导体器件(下文缩写为SJ-M0S 晶体管)100作为本实施例的范例。图1A示出了 SJ-M0S晶体管100的重复 单元结构，图1B示出了由图1A中的单元结构构造的SJ-M0S晶体管100。 在图1A和图1B所示的SJ-M0S晶体管100中，当在点划线表示的对称轴 A1-A1、 A2-A2处依次反转并重复图1A所示的单元结构时，就构成了图1B 所示的SJ-M0S晶体管100。
图1A和图1B所示的S J-M0S晶体管100与图22A和图22B所示的SJ-M0S 晶体管90是相同的N沟道SJ-M0S晶体管。在图1A和图1B所示的SJ-M0S 晶体管100中，将N型(n+)半导体层1构成的硅衬底用作漏极区。在SJ-M0S 晶体管100整个背侧上方提供涂黑的漏电极(D)。在N型半导体层1上方 形成具有厚度d的PN柱层11。通过交替反复设置杂质浓度为Xa 的N型(n) 柱20n和杂质浓度为Xap的P型(p)柱20p形成PN柱层，N型柱和P型柱 是由硅构成的外延层。N型(n)柱21n和P型(p)柱21p彼此毗邻。在 PN柱层11上方形成P型(p)半导体层(即基极区)3，半导体层3是硅构 成的外延层并起到沟道形成层的作用。换言之，SJ-MOS晶体管100是一种如图1B所示在其中实现如下效果的半导体器件与PN柱层11的第一界面
Bl相邻形成N型半导体层1 ，并与PN柱层11的第二界面B2相邻形成P型 半导体层3。在P型半导体层3的表面部分中选择性地形成N型(n+)区域 4作为源极区。连接到共同与N型区域4相邻的涂黑的源电极的P型(p+) 区域3a是用于修正(fix) P型半导体层3电势而形成的接触区。与N型区 4相邻形成由侧壁绝缘膜5和掩埋多晶硅6构成的沟槽结构的绝缘栅(G) 电极7，使其穿透P型半导体层3。将SJ-M0S晶体管100中的N型柱21n、 P型柱21p、 N型区4、 P型区3a和绝缘栅电极7设置成垂直于图1A和图 1B的表面的条形图案，但图中未示出。
在图22A和图22B中所示的SJ-MOS晶体管90的PN柱层10中，将N 型柱20n和P型柱20p形成为彼此具有相同的杂质浓度(X0n=X0p)和宽度 (W0n=W0p)。同时，图1A和图IB所示的SJ-MOS晶体管100的PN柱层11 设有第一柱层lla，其被形成为从第一界面Bl算起宽度为预定值dl;第 二柱层llb，其被形成为从第二界面B2算起厚度为预定值d2。在PN柱层 11中，将把作为深度的函数的杂质量差异D定义为(N型柱21n的杂质量) -(P型柱21p的杂质量)。此时，第一柱层lla是其任意深度的杂质量差异 D被设置为特定正值Da (>0)的层；第二柱层lib是其任意深度的杂质量 差异D被设置为特定负值Db (<0)的层。换言之，如此设计图1A和图1B 中SJ-MOS晶体管100中的PN柱层11的结构，使其具有如下层与N型半 导体层1毗邻的第一柱层lla，其中的杂质量平衡被偏移到一定程度，使其 N型杂质丰富；以及与P型半导体层3毗邻的第二柱层llb，其中杂质量平 衡被偏移到一定程度，使其P型杂质丰富。可以适当设置PN柱层11中第 一柱层lla和第二柱层lib的厚度dl、 d2和杂质量差异Da、 Db。在图1A 和图1B的SJ-MOS晶体管100中，以如下方式消除由形状处理期间的变化 或杂质浓度的变化(下文统称为形成过程中的变化)导致的任何杂质量过 量在PN柱层11中形成第一柱层lla和第二柱层lib并事先沿深度方向 打破杂质量的平衡，从而消除上述过量。结果，在图1A和图1B所示的SJ-MOS 晶体管100中，可以比如下常规半导体器件中进一步减小由于上述形成过 程中的变化造成的击穿电压变化图22A和图22B所示的SJ-MOS晶体管90， 其中沿厚度方向在整个PN柱层10中杂质量的差异都是零；专利文献1中
13公开的SJ-M0S晶体管中，其中为N型柱和P型柱之间的接合区域提供倾斜结构，以在一些狭窄区域中将杂质量差异降为零。因此，如下文所述，图1A和图1B中的SJ-M0S晶体管100与常规SJ-M0S晶体管相比，能够提高在击穿电压方面的无缺陷产品的比例。
可以通过将N型柱和P型柱的宽度W和杂质浓度X设置为深度的函数而将上述SJ-M0S晶体管中PN柱层的杂质量差异D设置成任意值。在本实施例的描述中，将以进行如下测量的情形为例分别将N型柱和P型柱的杂质浓度设置为特定值并通过N型柱和P型柱的宽度来设置杂质量的差异D。
在图1A和图1B中的SJ-M0S晶体管100中，如上所述，分别将P型柱21p和N型柱21n设置为特定杂质浓度Xan、 XaP。同时，沿着深度方向在整个PN柱层10中P型柱21p和N型柱21n的宽度不是恒定的。在第一柱层lla中，分别将它们设置为Wlp和Wl ，在第二柱层lib中，分别将它们设置为W2p (〉W1P)和W2。 (〈Wln)。因此，通过构造图1A和图1B中的SJ-M0S晶体管100实现以下效果通过作为深度的函数的P型柱21p和N型柱21n在宽度Wlp、 W2p和Wln、 W2。上的差异设置第一柱层lla的杂质量差异Da和第二柱层lib的杂质量差异Db。亦即，在相应柱层中如下关系成立，如图1A中的数学表达式所示在第一柱层lla中Da" (XaWln_XaP Wlp) 〉0，在第二柱层lib中Db " ( Xan W2n-Xap W2P ) 〈0 。这里，XaP=Xan， IWl「Wlpl二IW2n-W2」且dl二d2二d/2。
将根据更具体的范例比较图22A和图22B中的SJ-M0S晶体管90与图1A和图IB中的SJ-MOS晶体管100。将SJ-MOS晶体管90的PN柱层中的杂质浓度X0P、 X0n以及SJ-MOS晶体管100的PN柱层11中的杂质浓度Xap、Xa。全部相等地设置。(X0尸X0n二Xap二XaJ。在这种情况下，上述杂质浓度差异D仅取决于PN柱层IO、 11中P型柱20p、 21p和N型柱20n、 21n的宽度关系。在图22A和图22B中的SJ-M0S晶体管90中，W0 ,;因此，在PN柱层10中的任意深度处它都是零。在图1A和图IB的SJ-MOS晶体管100中，通过设置第一柱层lla和第二柱层lib的厚度和宽度，使得dl=d2=d/2且|Wln_Wlp| = |W2n-W2p| 。第一柱层lla和第二柱层lib的上述杂质量差异Da、Db绝对值相等，但正/负号彼此相反。在主表面一侧上的第二柱层llb中，P型杂质量大于N型杂质量，在背侧上的第一柱层lla中，N型杂质量大于P型杂质量。在600V的击穿电压范围内的元件中，等价于漂移区长度的PN柱层10、 11的厚度d为50um左右。P型柱20p、 21p和N型柱20n、 21n的杂质浓度为5. OX 10"cnf3至U 1. OX 1017cm—3。
图2示出了对涉及上述具体范例的SJ-MOS晶体管90和SJ-MOS晶体管100进行模拟的结果并比较了它们的击穿电压对杂质量平衡的依赖性。将SJ-MOS晶体管100的(Da-W2J/ (Wln+W2n)设置为7%。水平轴上的杂质量平衡基于杂质浓度有变化的假设。这种变化源于保持N型柱20n、 21n的杂质浓度恒定而改变P型柱20p、 21p的杂质浓度。
如图2所示，在常规SJ-MOS晶体管90中出现如下情况在杂质量平衡(0%)时，获得了高达900V左右的高击穿电压；但在杂质量平衡偏离0%时，击穿电压急剧下降。然而在SJ-MOS晶体管100中发生如下情况当杂质量平衡(0%)时，最大击穿电压低于SJ-MOS晶体管90;然而，当杂质量失去平衡时，在杂质量平衡为-7%到+7%的较宽范围内都可以获得所需的600V或更高的击穿电压。换言之，即使在杂质浓度有制造波动时，SJ-MOS晶体管100在击穿电压方面的变化也小于常规SJ-MOS晶体管90，是有利于提高良品比例的元件。
图3比较了击穿电压对SJ-MOS晶体管100中的杂质量平衡的依赖性以及对如专利文献1那样将其PN柱层构造为倾斜结构的SJ-MOS晶体管中的杂质量平衡的依赖性。同样，如图3所示，SJ-MOS晶体管IOO使得能够比PN柱层为倾斜结构的SJ-MOS晶体管在更宽的杂质量平衡范围上获得所需的600V或更高的击穿电压。在SJ-MOS晶体管100中，即使在杂质浓度有制造变化时，击穿电压也不会变化这么大，可以将SJ-MOS晶体管100制造成对提高良品比例有利的元件。
将对图2所示的SJ-MOS晶体管100在击穿电压方面的变化比SJ-MOS晶体管90更小的原因进行说明。
图4A和图4B示意性地示出了通过分别将图1A和图1B中的SJ-MOS晶体管100中的第一柱层lla和第二柱层lib构造为PN柱层而获得的SJ-MOS晶体管100a、 100b的重复单元结构。因此，如上所述，SJ-MOS晶体管100a、100b的漂移区长度相等，且d/2=25 li m。
15图5示出了对图4A和图4B中的SJ-MOS晶体管100a、 100b进行模拟的结果并比较了它们的击穿电压对杂质浓度平衡的依赖性。在图5中，与图2中不同的是，水平轴表示杂质浓度平衡，杂质浓度平衡表示从N型杂质浓度和P型杂质浓度彼此相等时的偏移。图5共同示出了图1A和图1B中的SJ-MOS晶体管100的模拟结果。
对于图4A中所示的SJ-MOS晶体管100a的击穿电压，杂质浓度平衡被偏移到正的一侧。当P型杂质浓度比N型杂质浓度高大约7°/。时击穿电压取得最大值。这种情况的原因如下事先设置N型柱21n的宽度WL，使其比P型柱21p的宽度Wlp宽；因此，当杂质浓度平衡为0%时，不满足扩展耗尽层的上述条件，亦即，不满足条件"应当使N型柱21n和P型柱21p的杂质量。浓度X体积)彼此相等"；当把杂质浓度平衡偏移到正的一侧大约7%时满足该条件。由于同样的原因，对图4B所示的SJ-MOS晶体管100b的击穿电压也发生如下情况将杂质浓度平衡偏移到负的一侧，当N型杂质量比P型杂质量高大约7%时击穿电压取得最大值。
图1A和图1B所示的SJ-MOS晶体管100的作为漂移区的PN柱层11的结构是通过沿施加电压的方向，即沿深度方向依次接合以下层获得的图4A所示的SJ-MOS晶体管100a的作为漂移区的第一柱层lla;以及图4B所示的SJ-MOS晶体管100b的作为漂移区的第二柱层llb。因此，如图5所示，SJ-MOS晶体管100中击穿电压对杂质浓度平衡的依赖性的特征接近通过组合SJ-MOS晶体管100a中击穿电压对杂质浓度平衡的依赖性与虚线表示的SJ-MOS晶体管100b中的依赖性而获得的特征。
从上文可以明白，图1A和图1B中的SJ-MOS晶体管100的PN柱层11具有由两个柱层，即第一柱层lla和第二柱层lib构成的结构，在两个柱层中事先打破杂质量的平衡。因此，能够消除由形状处理过程中的变化或杂质浓度的变化(下文统称为形成过程中的变化)造成的任何的杂质量过量。结果，与图22A和图22B所示的常规SJ-MOS晶体管90相比，能够在形成过程中的更宽变化范围上确保所需的600V的击穿电压。
将对涉及SJ-MOS晶体管100的PN柱层11的每个结构参数与击穿电压对杂质量平衡的依赖性之间的关系给出描述。
图6示意性示出了作为图1A和图1B所示SJ-MOS晶体管100的变型的SJ-MOS晶体管101的重复单元结构。图7A和图7B示意性地示出了通过分别将图6中的SJ-M0S晶体管101中的第一柱层12a和第二柱层12b构造成PN柱层而获得的SJ-M0S晶体管101a、 101b的重复单元结构。
图6所示的SJ-M0S晶体管101与图1A和图1B中的SJ-M0S晶体管100的不同之处仅在于第一柱层12a和第二柱层12b的厚度d3、 d4。在其他结构参数方面，SJ-MOS晶体管101和SJ-M0S晶体管100是彼此相同的。在图1A和图1B的SJ-M0S晶体管100中，设置第一柱层lla的厚度dl和第二柱层lib的厚度d2，使它们彼此相等(dl=d2=d/2)。然而，在图6的SJ-MOS晶体管101中，设置第一柱层12a的厚度d3和第二柱层12b的厚度d4，使得前者小于后者(d3〈d4)。在相应柱层中如下关系成立，如图6中的数学表达式所示在第一柱层12a中Da" (Xan Wln-Xap W1P)〉0，在第二柱层12b中Db" (Xan 'W2「Xap .W2P) 〈0。这里，XaP=Xan，且！W1「Wlp| = |W2n-W2P| 。
图8示出了对图6以及图7A和图7B所示的SJ-MOS晶体管101、 101a、101b进行模拟的结果的图示，比较了它们的击穿电压对杂质浓度平衡的依赖性。
由于第一柱层12a的厚度d3小，因此图7A所示的SJ-MOS晶体管101a的击穿电压发生如下情形与图5所示的SJ-MOS晶体管100a的特性相比，在以杂质浓度平衡7%为中心的位置，击穿电压总体上较低。然而，由于第一柱层12a的厚度d4大，因此图7B所示的SJ-MOS晶体管101b的击穿电压发生如下情形与图5所示的SJ-MOS晶体管100b的特性相比，在以杂质浓度平衡一7%为中心的位置，击穿电压总体上较高。SJ-MOS晶体管101具有由SJ-MOS晶体管101a的第一柱层12a和SJ-MOS晶体管101b的第二柱层12b构成的PN柱层12。由于上述原因，SJ-MOS晶体管101的击穿电压对杂质浓度平衡的依赖性发生如下情形如图7A和图7B所示的(具有)厚的第一柱层12a的(SJ-MOS晶体管101b的)特性变得突出。如上所述，第一柱层lla、 12a的厚度dl、 d2和第二柱层llb、 12b的厚度d2、 d4相对于击穿电压对杂质量平衡的依赖性对最大击穿电压的峰值高度有影响。
通过比较与图5中的SJ-MOS晶体管100相关的特性以及图6中的SJ-MOS晶体管101的特性可以明了，可以确保击穿电压的范围内发生如下情形在SJ-M0S晶体管101中可以确保600V的击穿电压的范围比在SJ-MOS
17晶体管100中可以确保600V的击穿电压的范围更窄。因此，最好如在图1A和图1B的SJ-MOS晶体管100中那样，将第一柱层和第二柱层的厚度设置为相等。结果，与第一柱层相关的击穿电压的最大值和与第二柱层相关的击穿电压的最大值变得彼此相等。这样就能够更容易地设计由第一柱层和第二柱层构成的PN柱层的击穿电压，且在制造过程中可以实现稳定的良品比例。尤其是在图1A和图1B的SJ-MOS晶体管100中采取如下措施时，简化了 PN柱层的结构将第一柱层和第二柱层的厚度设置为PN柱层厚度的1/2，并将PN柱层分为两部分，即第一柱层和第二柱层。结果，还简化和促进了击穿电压的上述设计。
图9示意性示出了作为图1A和图1B所示SJ-M0S晶体管100的另一变型的SJ-MOS晶体管102的冀复单元结构。图IOA和图IOB示意性地示出了通过分别将图9中的SJ-MOS晶体管102中的第一柱层13a和第二柱层13b构造成PN柱层而获得的SJ-MOS晶体管102a、 102b的重复单元结构。
图9所示的SJ-MOS晶体管102与图1A和图1B中的SJ-MOS晶体管100的不同之处仅在于第一柱层13a和第二柱层13b的厚度W3n、 W3p以及W《、W4P。 SJ-MOS晶体管102和SJ-MOS晶体管100在其他结构参数上是彼此相同的。在图9的SJ-M0S晶体管102中，将第一柱层13a中的N型柱21n的宽度W3n设置成宽于SJ-MOS晶体管100 (W3 >Wln);并将第二柱层13b中的N型柱21n的宽度W4n设置成窄于SJ-MOS晶体管100 (W4n<W2n)。还通过设置图9中的SJ-MOS晶体管102，使得关系IW3rW3p| = |W4n-W4」成立。在相应柱层中如下关系成立，如图9中的数学表达式所示在第一柱层13a中Daa (Xan Wln-XaP 'Wlp)〉0，在第二柱层13b中Db" (Xan W2n-XaP W2P) <0。这里，XaP=Xan，且d^d2二d/2。
图11示出了对图9以及图IOA和图IOB所示的SJ-MOS晶体管102、 102a、102b进行模拟的结果，并且其比较了它们击穿电压对杂质浓度平衡的依赖性。
如图11所示，图10A中的SJ-MOS晶体管102a的击穿电压在杂质浓度平衡大约为15%时取最大值。这种情况的原因如下将SJ-MOS晶体管102的第一柱层13a中N型柱21n的宽度W3n设置为宽于图4A中SJ-MOS晶体管101a (W3n〉Wln);因此，击穿电压偏移到满足条件"应当使N型柱21n和P型柱21p的杂质量。浓度X体积)彼此相等"的杂质浓度平衡的正的一侧。类似地，当杂质浓度平衡大约为_15%时，图10B中SJ-M0S晶体管102b的击穿电压偏移到负的一恻并取最大值。于是，通过针对击穿电压对杂质量平衡的依赖性采取如下措施可以改变最大击穿电压的峰值位置改变第一柱层lla、 13a和第二柱层llb、 13b中的N型柱21n的宽度Wln到W《和P型柱21p的宽度Wlp到W4p。
从图5和图11可以明确看出，最好在上述SJ-MOS晶体管中采取如下措施设置第一柱层的杂质量的差异和第二柱层的杂质量的差异，使它们的绝对值彼此相等。在这些SJ-MOS晶体管中，第一柱层的杂质量中的差异值和第二柱层的杂质量中的差异值相对于零对称。根据对这些半导体器件模拟的结果，在表示杂质量值和击穿电压之间的关系的曲线图中以下值也关于零对称在涉及第一柱层的第一曲线图中的击穿电压最大化处杂质量的差异值(第一曲线图关于该值对称)；以及在涉及第二柱层的第二曲线图中击穿电压最大化处杂质量的差异值(第二曲线图关于该值对称)。在图5和图11所示的SJ-MOS晶体管100、 102的范例中，如下值分别关于零对称第一柱层lla的杂质量差异值Da和第二柱层lib的杂质量差异值Db;以及第一柱层13a的杂质量差异值Dc和第二柱层13b的杂质量差异值Dd。因此，如下曲线图分别关于零对称SJ-MOS晶体管100a的曲线图和SJ-M0S晶体管100b的曲线图；以及SJ-MOS晶体管102a的曲线图和SJ-M0S晶体管102b的曲线图。结果，在设计由第一柱层和第二柱层构成的PN柱层的击穿电压时可以实现如下效果即使在产生上述形成过程中的变化时，也能够容易地设计可以确保充分高的击穿电压的杂质量差异值；并且可以在制造过程中获得稳定的良品比例。
当第一柱层的杂质量的差异和第二柱层的杂质量的差异的绝对值过大时，会发生图ll所示的现象。亦即，SJ-M0S晶体管102具有由SJ-MOS晶体管102a的第一柱层13a和SJ-MOS晶体管102b的第二柱层13b构成的PN柱层13。在SJ-MOS晶体管102中，在杂质浓度平衡为0%的位置局部降低了击穿电压对杂质浓度平衡的依赖性。将对用于补偿杂质浓度平衡为0%的位置的这种降低的结构给出描述。
图12示意性示出了作为图1A和图IB所示SJ-MOS晶体管100的另一变型的SJ-M0S晶体管103的重复单元结构。图13A到13C的附图示意性地示出了 SJ-M0S晶体管103a到103c的重复单元结构。SJ-M0S晶体管103a到103c是分别通过将图12中的第一柱层14a、第二柱层14b和第三柱层14c构造成PN柱层而获得的。
在图1A和图IB的SJ-MOS晶体管100中，PN柱层11由毗邻N型半导体层1的第一柱层11a和毗邻P型半导体层3的第二柱层lib构成。然而，在图12的SJ-MOS晶体管103中，除了如下各层之外还为PN柱层14提供位于中心的第三柱层14c:与N型半导体层1毗邻的第一柱层14a和与P型半导体层3毗邻的第二柱层14b。将任意深度处的第三柱层14c的上述杂质量差异值Dg设置在如下值之间第一柱层14a中的杂质量差异值De和第二柱层14b的杂质量差异值Df (Df〈Dg〈De)。作为更具体的范例，将采取如下措施设置第一柱层14a的杂质量差异值De和第二柱层14b的杂质量差异值Df ，使得它们的绝对值彼此相等；并将第三柱层14c的杂质量差异值Dg设置为零。在相应柱层中如下关系成立，如图12中的数学表达式所示在第一柱层14a中De^ (Xan W5n-XaP W5P)>0，在第二柱层14b中Df"(Xan *W6n-Xap 'W6pK0，且在第三柱层14c中Df〈Dg" (Xan *W7n-Xap *W7P) 〈De。这里，XaP=Xan， |W5n-W5p| = |W6n-W6Pl，且Dg二O。
图14示出了在上述具体范例中对SJ-MOS晶体管103、 103a到103c模
拟的结果，并且其比较了它们的击穿电压对杂质浓度平衡的依赖性。
如图14所示，由于在SJ-MOS晶体管103a和SJ-MOS晶体管103b之间插入SJ-MOS晶体管103c， SJ-MOS晶体管103的击穿电压发生如下情形针对击穿电压对杂质浓度平衡的依赖性又增加了 SJ-MOS晶体管103c以0%的杂质浓度平衡为中心的特性。在图11的SJ-MOS晶体管102的击穿电压特性中，发生了杂质浓度平衡为0%的位置中的击穿电压的局部下降。由于上述插入的原因，在图14所示的SJ-MOS晶体管103的击穿电压特性中，未发生击穿电压的这种局部降低。于是就能够在-15%到15%这么宽的杂质浓度平衡范围上确保600V的所需击穿电压。
如上所述，插入第三柱层14c能够在设计PN柱层14的击穿电压中实现如下效果在产生上述形成过程中的变化时，能够容易地设计可以确保充分高击穿电压的更精确杂质量差异值。在制造过程中可以获得更稳定的
20良品比例。
最好将图12所示的SJ-M0S晶体管103的第三柱层14c的厚度d7设置为小于第一柱层14a的厚度d5和第二柱层14b的厚度d6。第三柱层14c使得能够细微地调节由第一柱层14a和第二柱层14b构成的以上PN柱层14的设计击穿电压。插入第一柱层14a和第二柱层14b之间的第三柱层不必是像SJ-M0S晶体管103中的第三柱层14c那样的单个层，而可以由多个分离的宽度和厚度不同的层构造。
由于对PN柱层进行了更细微分割，因此SJ-MOS晶体管的特性接近如专利文献1中所述的具有构造成倾斜结构的PN柱层的SJ-MOS晶体管特性。因此，当过细地分割PN柱层时，如图3所示，可以确保所需击穿电压的杂质量差异范围变得比图1A和图IB中的SJ-MOS晶体管100更窄。这种情况的原因如下在PN柱层为倾斜结构的SJ-MOS晶体管中，通过使中心在0%
的杂质量平衡的特征值梯度更平缓，减小了击穿电压的变化；然而，在图1A和图IB的SJ-MOS晶体管100中，通过形成两个击穿电压峰值(一个由第一柱层11a形成， 一个由第二柱层llb形成)来减小击穿电压的变化。结果，该SJ-MOS晶体管能够比PN柱层为倾斜结构的SJ-MOS晶体管更可能在杂质量平衡的更宽范围上获得所需的击穿电压。这使得SJ-MOS晶体管100成为这样的元件即使在杂质浓度有制造波动时，击穿电压也不会变化这么大，且对提高良品比例有利。
图15A示意性示出了作为图1A和图IB所示SJ-MOS晶体管100的变型的SJ-MOS晶体管104的重复单元结构。图15B示意性示出了作为图12所示SJ-MOS晶体管103的变型的SJ-MOS晶体管105的重复单元结构。
在图1A和图IB的SJ-MOS晶体管100中，PN柱层11由毗邻N型半导体层1的第一柱层11a和毗邻P型半导体层3的第二柱层lib构成；且PN柱层ll被分为两部分，即第一柱层lla和第二柱层llb。然而，在图15A所示的SJ-MOS晶体管104的PN柱层15中，在毗邻N型半导体层1的第一柱层15a和毗邻P型半导体层3的第二柱层15b之间有中间层。在所述中间层中，连续改变N型柱21n的宽度和P型柱21p的宽度。类似地，在图12的SJ-M0S晶体管103中，PN柱层ll被分为三部分，即第一柱层14a、第三柱层14c和第二柱层14b。然而，在图15B所示的SJ-MOS晶体管105的PN柱层15中，在第一柱层16a、第三柱层16c和第二柱层16b之间有中间层。在所述中间层中，连续改变N型柱21n的宽度和P型柱21p的宽度。
SJ-M0S晶体管100到103中的第一柱层lla到14a、第二柱层lib到14b以及第三柱层14c带来的效果是减小了由于形状处理过程中的变化或杂质浓度变化引起的击穿电压变化。无需赘述，图15A和图15B中具有中间层的SJ-M0S晶体管104、 105中也能带来这种效果。
如上所述，可以通过适当设置如下的层的上述结构参数中的每一个来细致地设计具有期望的击穿电压对杂质量平衡的依赖性的SJ-M0S晶体管100到105: SJ-M0S晶体管的第一柱层lla到16a、第二柱层lib到16b以及第三柱层14c、 16c。
将对图1A和图1B中的SJ-M0S晶体管100的制造方法给出简短描述。
图16A到16D和图17A到17C的附图示出了 SJ舊晶体管100的制造方法的范例，它们是示出了作为基本部分的PN柱层11的制造工艺步骤的截面图。
首先，在作为SJ-M0S晶体管100的N型(n+)半导体层1的硅衬底的整个表面上外延生长作为N型柱21n的N型(n)层2a。如图16A所示，通过光刻在N型层2a上方形成具有预定开口的沟槽形成掩模Ml 。利用该沟槽形成掩模M1作为掩模，进行反应离子蚀刻(RIE)以形成沟槽2b，其用于形成P型柱21p。剥离沟槽形成掩模M1，然后通过外延生长形成P型(p)层2c，如图16B所示填充沟槽2b。利用化学机械抛光(CMP)去除沟槽2b外部形成的P型层2c，以如图15C所示对工件进行平坦化。这样就形成了SJ-MOS晶体管100的第一柱层lla。
如图16D所示，接下来在第一柱层lla的整个表面上外延生长作为N型柱21n的N型(n)层2d，其杂质浓度与图16A中的N型层2a相同。如图17A所示，通过光刻在N型层2d上方形成具有预定开口的沟槽形成掩模M2。利用该沟槽形成掩模M2作为掩模，进行反应离子蚀刻(RIE)，以形成沟槽2e，其用于形成P型柱21p。剥离沟槽形成掩模M2，然后通过外延生长形成P型(p)层2f (其杂质浓度与图16B的P型层2c相同)，从而如图17B所示那样填充沟槽2e。利用化学机械抛光(CMP)去除沟槽2e外部形成的P型层2f，以如图17C所示对工件进行平坦化。由此形成了第二柱层
22llb，并完成了SJ-M0S晶体管100的PN柱层11。
最后，执行公知的M0SFET制造工艺来制成图1A和图IB中的SJ-M0S 晶体管100。
图18A到18C的附图是示出了作为SJ-M0S晶体管100的基本部分的PN 柱层11的制造工艺的步骤的其他截面图。
图18A到18C中的制造方法从图16A所示的步骤开始。在剥离沟槽形 成掩模Ml之后，通过外延生长厚厚地形成P型层2c，从而如图18B所示填 充沟槽2b。由此形成了SJ-MOS晶体管100的第一柱层lla，但是也在N型 层2a上留下了P型层2c。如图18B所示，通过光刻在P型层2c上方形成 具有预定开口的沟槽形成掩模M3。利用该沟槽形成掩模M3作为掩模，进行 反应离子蚀刻(RIE)，以形成延伸到N型层2a的沟槽2g。剥离沟槽形成掩 模M3，然后通过外延生长以和N型层2a相同的杂质浓度形成N型(n)层 2h，从而如图18C所示填充沟槽2g。利用化学机械抛光(CMP)去除沟槽 2g外部形成的N型层2h，以对工件进行平坦化。这样完成了如图17C所示 的SJ-M0S晶体管100的PN柱层11。
根据图18A到18C所示的制造方法，可以省去图16A到16D和图17A 到17C所示的制造方法中所需的一个化学机械抛光(CMP)步骤和一个外延 生长步骤。
如到此为止所述，在图1A到15B所示的本实施例中的SJ-M0S晶体管 100到105中采取如下措施将P型柱21p和N型柱21n的杂质浓度设置为 特定值；通过如下差异设置第一柱层、第二柱层和第三柱层之间的杂质量 差异的差异每个柱层中第一导电类型柱和第二导电类型柱之间的宽度差 异。因此，如参考图16A到18C中的制造方法所述，在形成N型柱21n和P 型柱21p时可以不变地设置杂质浓度，从而可以进行稳定的膜形成过程。 (第二实施例)
在第一实施例中的SJ-M0S晶体管中，分别将N型柱21n和P型柱21p 的杂质浓度设置成特定值；通过N型柱21n和P型柱21p的宽度来设置上 述杂质量的差异D。在第二实施例中的SJ-MOS晶体管中，分别将N型柱和 P型柱的宽度设置为特定值；通过N型柱和P型柱的杂质浓度设置杂质量的 差异D。图19为截面图，示意性示出了作为对应于图1A和图IB的SJ-M0S晶 体管100的本实施例范例的SJ-MOS晶体管110的重复单元结构。
在图1A和图IB所示的SJ-MOS晶体管100的PN柱层11中，分别将P 型柱21p和N型柱21n的杂质浓度设置为特定值XaP、 Xan，将P型柱21p和 N型柱21n的宽度设置为第一柱层lla和第二柱层lib中的不同值。结果， 在图1A和图IB的SJ-MOS晶体管100中，建立起如下关系第一柱层11a 中的杂质量差异Da: Del" (XaWln-Xap W1p) 〉0，第二柱层llb中的杂质 量差异Db: Dbo= (Xan W2 -XaP W2P) 〈0。
然而，在图19所示的SJ-MOS晶体管110的PN柱层17中，分别将P 型柱21p和N型柱21n的宽度设置为特定值W8P、 W8 ;将P型柱21p的杂质 浓度设置成在第一柱层17a和第二柱层17b中的不同值。结果，在图19的 SJ-M0S晶体管110中，建立起如下关系第一柱层17a中的杂质量差异Dh: Dhoc (Xbn W8n-Xbp W8P) 〉0，第二柱层17b中的杂质量差异Di: Di" (Xbn 'W8「Xcp 'W8p) 〈0。这里，W8n=W8P， |Xbn-XbP 1 二|Xbn-XcP| ，且dl=d2=d/2。
由上述杂质量差异Da、 Db之间的关系定义图2中所示的SJ-MOS晶体 管100的模拟结果。因此，通过采取如下措施也可以在图19中的SJ-MOS 晶体管110中获得与图2所示的SJ-MOS晶体管100相同的特性将上述杂 质量中的差异Dh、 Di之间的关系设置成类似于SJ-MOS晶体管100中杂质 量的差异Da、 Db之间的关系的关系。更具体而言，设置第一柱层17a和第 二柱层17b的宽度和厚度，使下述关系成立W8。二W8p，且dl=d2=d/2。此外， 设置第一柱层17a中的杂质浓度差异(Xbn-XbP)和第二柱层17b中的杂质 浓度的差异(Xb厂Xcp)，使得它们的绝对值彼此相等。(|Wln-Wlp| = |W2n-W2j 。) 由此实现如下效果第一柱层17a和第二柱层17b中的上述杂质量差异D 的值Dh、 Di的绝对值彼此相等，仅正/负号不同；获得了与SJ-MOS晶体管 100中杂质量差异Da、 Db之间的关系相同的关系，从而获得了与图2所示 的SJ-MOS晶体管100相同的特性。因此，不仅对于图1A和图IB中的SJ-MOS 晶体管100，而且对于图19中的SJ-MOS晶体管110都可以实现如下效果 能够使SJ-MOS晶体管成为这样的元件，其中，与图22A和图22B所示的常 规SJ-MOS晶体管90和专利文献1中那样的PN柱层为倾斜结构的SJ-MOS 晶体管相比，即使在杂质浓度有制造变化时击穿电压也不会变化太大，且
24其有利于提高良品的比例。
到此为止，已经对对应于第一实施例的图1A和图IB中的SJ-M0S晶体 管100的图19中的SJ-M0S晶体管110的范例给出了描述。类似地，实现 如下效果的本实施例中的SJ-M0S晶体管也适用于图6到15B所示的第一实 施例中的SJ-M0S晶体管101到105:分别将N型柱和P型柱的宽度设置成 特定值；通过N型柱和P型柱的杂质浓度来设置杂质量的差异D。
图20为截面图，示意性示出了对应于图12中的SJ-M0S晶体管103的 SJ-M0S晶体管111的重复单元结构，作为其他应用的范例。
在图20的SJ-M0S晶体管111中，除了如下各层之外还为PN柱层18 提供位于中心的第三柱层18c:与N型半导体层1毗邻的第一柱层18a和与 P型半导体层3毗邻的第二柱层18b。将任意深度处的第三柱层18c的杂质 量差异值Dl设置在如下值之间第一柱层18a的杂质量差异值Dj和第二 柱层18b的杂质量差异值Dk (Dk〈DKDj)。作为更具体的范例，将采取如下 措施设置第一柱层18a的杂质量差异Dj和第二柱层18b的杂质量差异值 Dk，使得它们的绝对值彼此相等；并将第三柱层18c的杂质量差异值Dl设 置为零。因此，对于图20中的SJ-M0S晶体管111也可以获得与图14所示 的SJ-MOS晶体管103相同的特性。在相应柱层中如下关系成立，如图20 中的数学表达式所示在第一柱层18a中Dj^ (Xcr W9n-XdP'W9P)〉0，在 第二柱层18b中Dk^ (Xcn W9r,-XeP W9P) 〈0，且在第三柱层18c中Dk〈Dl ^ (Xcn W9n-Xf p W9P) 〈D j 。这里，W9n=W9P， | Xcn-Xdp | 二 1 Xcn-XeP | ，且Dg=0 。
将对图19中的SJ-MOS晶体管110的制造方法给出简短描述。
图21A到21C示出了 SJ-MOS晶体管110的制造方法的范例，它们是示 出了作为基本部分的PN柱层17的制造工艺步骤的截面图。
首先，在作为SJ-MOS晶体管110的N型(n+)半导体层1的硅衬底1 的整个表面上以预定的杂质浓度外延生长作为P型柱21p的P型(p)层2i。 在P型层2i上外延生长杂质浓度更高的P型(p)层2j。如图21A所示， 通过光刻在P型层2j上方形成具有预定开口的沟槽形成掩模M4。利用该沟 槽形成掩模M4作为掩模，进行反应离子蚀刻(RIE)以形成沟槽2k，其用 于形成N型柱21n。剥离该沟槽形成掩模M4，然后通过外延生长形成N型 (n)层21，从而如图21B所示填充沟槽2k。利用化学机械抛光(CMP)去除沟槽2k外部形成的N型层21，从而如图21C所示将工件进行平坦化。由 此完成了图19所示的SJ-MOS晶体管110的PN柱层17。
最后，执行公知的MOS晶体管FET的制造工艺来完成图19中的SJ-MOS 晶体管110。
在图19和图20作为范例示出的本实施例的上述SJ-MOS晶体管110、 111中，分别将P型柱21p和N型柱21n设置为特定宽度；通过作为深度的 函数的P型柱21p和N型柱21n之间的杂质浓度的差异来设置第一柱层、 第二柱层和第三柱层之间的杂质量差异的上述差异。于是，如针对图21A 到21C中的制造方法所述，可以简化用于形成N型柱和P型柱的沟槽形成 工艺。因此，可以抑制制造成本的增加。 (其他实施例)
在第一实施例的描述中，将其中采取了如下措施的SJ-MOS晶体管作为 范例分别将N型柱21n和P型柱21p的杂质浓度设置成特定值；通过N 型柱21n和P型柱21p的宽度来设置第一柱层和第二柱层的杂质量的差异D。 在第二实施例的描述中，将其中采取了如下措施的SJ-MOS晶体管作为范例 分别将N型柱21n和P型柱21p的宽度设置成特定值；通过N型柱21n和P 型柱21p的杂质浓度来设置第一柱层和第二柱层的杂质量的差异D。然而， 未必一定要把半导体器件构造成这些范例那样，可以实施如下措施来构造 半导体器件将N型柱21n和P型柱21p的宽度和杂质浓度都设置为不同 值；并设置第一柱层和第二柱层的杂质量差异D。
在第一实施例的描述和第二实施例的描述中都已经将n沟道SJ-MOS晶 体管100到105、 110、 111作为半导体器件的范例。然而，通过反转SJ-MOS 晶体管100到105、 110、 111的各部分的导电类型也可以在P沟道SJ-MOS 晶体管中获得相同的效果。
如上所述，该半导体器件是一种其中形成有作为超级结的PN柱层的半 导体器件。冈此，能够将其制成可进一步减小因形状处理中的变化或杂质 浓度变化导致的击穿电压的变化的半导体器件。
如针对第一实施例和第二实施例作为范例所述，该半导体器件尤其适 于实施如下措施的垂直绝缘栅极晶体管元件P型半导体层被用作沟道形成 层，并提供有穿透P型半导体层且延伸到PN柱层的N型柱的沟槽结构的绝缘栅电极。
以上公开内容具有以下方面。
根据本公开的一方面， 一种半导体器件包括具有第一导电类型的第 一半导体层；设置于所述第一半导体层上的PN柱层；以及具有第二导电类 型且设置于所述PN柱层上的第二半导体层。PN柱包括第一柱层和第二柱层。 第一柱层设置于第一半导体层上，第二柱层设置于第一柱层和第二半导体 层之间。第一柱层和第二柱层中的每一个都包括具有第一导电类型的第一
柱和具有第二导电类型的第二柱。沿着平行于PN柱层和第一半导体层之间
的第一边界的水平方向交替设置第一柱层中的第一柱和第二柱。沿着平行
于PN柱层和第二半导体层之间的第二边界的水平方向交替设置第二柱层中
的第一柱和第二柱。第一柱层具有第一杂质量差异，该第一杂质量差异是 在距第一边界的预定深度处通过从第一柱中的杂质量减去第二柱中的杂质
量定义的。第二柱层具有第二杂质量差异，该第二杂质量差异是在距PN柱
层和第二半导体层之间的第二边界的预定深度处通过从第一柱中的杂质量 减去第二柱中的杂质量定义的。第一杂质量差异为恒定的正值，第二杂质 量差异为恒定的负值。
在该半导体器件中，形成可使其起到超级结作用的PN柱层。这使其成 为既可以实现击穿电压提高又可以实现导通电阻降低的半导体器件。
在该半导体器件中，形成第一柱层，使其从毗邻第一导电类型的半导
体层的PN柱层的第一界面开始的厚度为预定值；且形成第二柱层，使其从
毗邻第二导电类型的半导体层的PN柱层的第二界面开始的厚度为预定值。
第一柱层是将任意深度处的上述杂质量差异设置成某一正值的层。第二柱 层是将任意深度处的上述杂质量差异设置成某一负值的层。换言之，如此
设计以上半导体器件中的PN柱层的结构，使其具有如下层与第一导电类
型的半导体层毗邻的第一柱层，其中的杂质量平衡被偏移到一定程度，使
其第一导电类型的杂质丰富；以及与第二导电类型的半导体层毗邻的第二 柱层，其中杂质量平衡被偏移到一定程度，使其第二导电类型的杂质丰富。 可以适当地设置该PN柱层中第一柱层和第二柱层的厚度和杂质量差异。在 该半导体器件中，通过采取如下措施消除了因形状处理过程中的变化或杂
质浓度变化(下文统称为形成过程中的变化)导致的任何杂质量过量在PN柱层中形成第一柱层和第二柱层，以事先在深度方向上打破杂质量的平 衡。结果，在以上半导体器件中，可以比如下的常规半导体器件更大地减
小由于上述形成过程中的变化导致的击穿电压变化厚度方向上的整个PN
柱层中的杂质量差异都是零的半导体器件；以及为N型柱和P型柱之间的 接合区域提供倾斜结构以使一些狭窄区域中的杂质量差异变为零的半导体 器件。因此，以上半导体器件与常规半导体器件相比能够在击穿电压方面 提高良品的比例。
如上所述，该半导体器件是一种其中形成有作为超级结的PN柱层的半 导体器件。上述特征使其成为可进一步减小因形状处理过程中的变化或杂
质浓度变化导致的击穿电压的变化的半导体器件。
或者，第一杂质量差异的绝对值可以等于第二杂质量差异的绝对值。
在该半导体器件中，第一柱层的杂质量中的差异值和第二柱层的杂质 量中的差异值相对于零彼此对称。根据对半导体器件模拟的结果，在表示 杂质量值和击穿电压关系的曲线图中以下值也关于零彼此对称在涉及第 一柱层的第一曲线图中的击穿电压最大化处的杂质量的差异值(第一曲线 图关于该值对称)；以及在涉及第二柱层的第二曲线图中的击穿电压最大化 处的杂质量的差异值(第二曲线图关于该值对称)。因此，在设计由第一柱 层和第二柱层构成的PN柱层的击穿电压时可以实现如下效果即使在产生 上述形成过程中的变化时，也能够容易地设计可以确保充分高的击穿电压 的杂质量差异值；并且可以在制造过程中获得稳定的良品比例。
或者，第一柱层沿着垂直于水平方向的堆叠方向可以具有第一厚度， 第二柱层沿着堆叠方向可以具有第二厚度。第一厚度等于第二厚度。
根据对该半导体器件模拟的结果，在表示杂质量值和击穿电压关系的 曲线图中以下值是相等的在涉及第一柱层的第一曲线图中击穿电压的最
大值以及在涉及第二柱层的第二曲线图中击穿电压的最大值。因此，在设
计由第一柱层和第二柱层构成的PN柱层的击穿电压时可以实现如下效果 即使在产生上述形成过程中的变化时，也能够容易地设计可以确保充分高 的击穿电压的杂质量差异值；并且可以在制造过程中获得稳定的良品比例。 或者，该PN柱还可以包括设置于第一柱层和第二柱层之间的第三柱层。
第三柱层包括第一导电类型的第一柱和第二导电类型的第二柱。沿着平行
28于第一柱层和第三柱层之间的第三边界的水平方向交替设置第三柱层中的 第一柱和第二柱。第三柱层具有第三杂质量差异，该第三杂质量差异是在 距第三边界预定深度处通过从第一柱中的杂质量减去第二柱中的杂质量而
定义的。第三杂质量差异为恒定的正^U且第三杂质量差异小于第一杂质
量差异，大于第二杂质量差异。
在该半导体器件的PN柱层中，形成了杂质量差异在第一柱层的杂质量 差异和第二柱层的杂质量差异之间的第三柱层。根据对该半导体器件模拟 的结果，在表示杂质量值和击穿电压关系的曲线图中插入与第三柱层相关 的第三曲线图。第三曲线图具有在如下值之间击穿电压最大化的杂质量差
异值在涉及第一柱层的第一曲线图中的击穿电压最大化处的杂质量差异 值；以及在涉及第二柱层的第二曲线图中的击穿电压最大化处的杂质量差 异值。因此，由于插入了第三曲线图，在设计PN柱层的击穿电压时可以实 现如下效果即使在产生上述形成过程中的变化时，也能够容易地设计可
以确保充分高的击穿电压的更精确的杂质量差异值；并且可以在制造过程 中获得更稳定的良品比例。
此外，第一柱层沿着垂直于水平方向的堆叠方向可以具有第一厚度。 第二柱层沿着堆叠方向具有第二厚度。第三柱层沿着堆叠方向具有第三厚 度，第三厚度小于第一厚度和第二厚度。
第三柱层使得能够细微地调节由第一柱层和第二柱层构成的以上PN柱 层的设计击穿电压。
此外，第一柱层中的第一柱可以具有恒定的杂质浓度，该杂质浓度等 于第二柱层中的第一柱的恒定杂质浓度，且等于第三柱层中第一柱的恒定 杂质浓度。第一柱层中的第二柱可以具有恒定的杂质浓度，该杂质浓度等 于第二柱层中第二柱的恒定杂质浓度，且等于第三柱层中第二柱的恒定杂 质浓度。第一杂质量差异是通过从第一柱的宽度减去第二柱的宽度定义的， 第一和第二柱中的每一个的宽度的都是沿着水平方向定义的。第二杂质量 差异是通过从第一柱的宽度减去第二柱的宽度定义的，第一和第二柱中的 每一个的宽度是沿着水平方向定义的，第三杂质量差异是通过从第一柱的 宽度减去第二柱的宽度定义的，第一和第二柱中的每一个的宽度都是沿着 水平方向定义的。
29在该半导体器件中，实现了如下效果将第一导电类型的柱的杂质浓 度和第二导电类型的柱的杂质浓度设置成特定值；通过每一柱层中的第一 导电类型的柱和第二导电类型的柱之间的宽度差异设置第一柱层、第二柱 层和第三柱层的杂质量差异。据此，在形成第一导电类型的柱和第二导电 类型的柱时能够不变地设置杂质浓度，从而执行稳定的膜的形成过程。
此外，第一柱层中的第一柱沿水平方向可以具有恒定的宽度，该宽度 等于第二柱层中第一柱的恒定宽度，且等于第三柱层中第一柱的恒定宽度。 第一柱层中的第二柱沿水平方向可以具有恒定的宽度，该宽度等于第二柱 层中第二柱的恒定宽度，且等于第三柱层中第二柱的恒定宽度。第一杂质
量差异是通过从第一柱的杂质浓度减去第二柱的杂质浓度定义的。第二杂 质量差异是通过从第一柱的杂质浓度减去第二柱的杂质浓度定义的，第三 杂质量差异是通过从第一柱的杂质浓度减去第二柱的杂质浓度定义的。
在该半导体器件中，实现了如下效果将第一导电类型的柱的宽度和 第二导电类型的柱的宽度设置成特定值；通过每一柱层中的第一导电类型 的柱和第二导电类型的柱之间的杂质浓度差异来设置第一柱层、第二柱层 和第三柱层的杂质量差异。据此，在形成第一导电类型的柱或第二导电类 型的柱时能够简化沟槽形成工艺，从而抑制制造成本的增加。
或者，该半导体器件还可以包括穿透第二半导体层且到达第一柱的沟
槽以及隔着绝缘膜位于沟槽中的栅电极。第一半导体层提供了沟道，从而 半导体器件提供垂直绝缘栅极晶体管。
或者，第一柱层中的第一柱可以具有恒定的杂质浓度，该杂质浓度等
于第二柱层中第一柱的恒定杂质浓度，且第一柱层中的第二柱可以具有恒
定的杂质浓度，该杂质浓度等于第二柱层中的第二柱的恒定杂质浓度。第
一柱层中的第一柱的恒定杂质浓度等于第一柱层中的第二柱的恒定杂质浓
度。第一杂质量差异是通过从第一柱的宽度减去第二柱的宽度定义的，第 一和第二柱中的每一个的宽度都是沿着水平方向定义的，且第二杂质量差
异是通过从第一柱的宽度减去第二柱的宽度定义的，第一和第二柱中的每 一个的宽度都是沿着水平方向定义的。此外，第一杂质量差异的绝对值可 以等于第二杂质量差异的绝对值。第一柱层沿着垂直于水平方向的堆叠方 向具有第一厚度。第二柱层沿着堆叠方向具有第二厚度，且第一厚度等于
30第二厚度。
尽管己经参考其优选实施例描述了本发明，但要理解本发明不限于优 选实施例和构造。本发明意在涵盖各种变型和等价布置。此外，尽管优选 使用多种组合和配置，但其他组合和配置，包括更多、更少或仅一个要素， 也在本发明的精神和范围之内。
权利要求
1、一种半导体器件，包括具有第一导电类型的第一半导体层(1)；设置于所述第一半导体层(1)上的PN柱层(11-18)；以及具有第二导电类型且设置于所述PN柱层(11-18)上的第二半导体层(3)，其中所述PN柱层(11-18)包括第一柱层(11a-18a)和第二柱层(11b-18b)，其中所述第一柱层(11a-18a)设置于所述第一半导体层(1)上，且所述第二柱层(11b-18b)设置于所述第一柱层(11a-18a)和所述第二半导体层(3)之间，其中所述第一柱层(11a-18a)和所述第二柱层(11b-18b)中的每一个包括具有所述第一导电类型的第一柱(21n)和具有所述第二导电类型的第二柱(21p)，其中沿着平行于所述PN柱层(11-18)和所述第一半导体层(1)之间的第一边界的水平方向交替设置所述第一柱层(11a-18a)中的所述第一柱(21n)和所述第二柱(21p)，其中沿着平行于所述PN柱层(11-18)和所述第二半导体层(3)之间的第二边界的水平方向交替设置所述第二柱层(11b-18b)中的所述第一柱(21n)和所述第二柱(21p)，其中所述第一柱层(11a-18a)具有第一杂质量差异，所述第一杂质量差异是在距所述第一边界预定深度处、通过从所述第一柱(21n)中的杂质量减去所述第二柱(21p)中的杂质量而定义的，其中所述第二柱层(11b-18b)具有第二杂质量差异，所述第二杂质量差异是在距所述PN柱层(11-18)和所述第二半导体层(3)之间的第二边界预定深度处、通过从所述第一柱(21n)中的杂质量减去所述第二柱(21p)中的杂质量而定义的，其中所述第一杂质量差异是恒定的正值，并且其中所述第二杂质量差异是恒定的负值。
2、 根据权利要求1所述的半导体器件，其中所述第一杂质量差异的绝对值等于所述第二杂质量差异的绝对值。
3、 根据权利要求1或2所述的半导体器件，其中所述第一柱层(lla， 13a-18a)沿着垂直于所述水平方向的堆叠 方向具有第一厚度，其中所述第二柱层(llb， 13b-18b)沿着所述堆叠方向具有第二厚度，并且其中所述第一厚度等于所述第二厚度。
4、 根据权利要求1或2所述的半导体器件，其中所述PN柱层(14， 16， 18)还包括设置于所述第一柱层(14a， 16a， 18a)和所述第二柱层(14b， 16b， 18b)之间的第三柱层(14c， 16c， 18c)，其中所述第三柱层(14c， 16c， 18c)包括具有所述第一导电类型的所 述第一柱(21n)和具有所述第二导电类型的所述第二柱(21p)，其中沿着平行于所述第一柱层(11a-18a)和所述第三柱层(14c， 16c， 18c)之间的第三边界的水平方向交替设置所述第三柱层(14c， 16c， 18c) 中的所述第一柱(21n)和所述第二柱(21p)，其中所述第三柱层(14c， 16c, 18c)具有第三杂质量差异，所述第三 杂质量差异是在距所述第三边界预定深度处、通过从所述第一柱(21n)中 的杂质量减去所述第二柱(21p)中的杂质量而定义的，其中所述第三杂质量差异是恒定的正值，并且其中所述第三杂质量差异小于所述第一杂质量差异，且大于所述第二 杂质量差异。
5、 根据权利要求4所述的半导体器件，其中所述第一柱层(14a， 16a， 18a)沿着垂直于所述水平方向的堆叠方向具有第一厚度，其中所述第二柱层(14b， 16b， 18b)沿着所述堆叠方向具有第二厚度， 其中所述第三柱层(14c， 16c， 18c)沿着所述堆叠方向具有第三厚度，并且其中所述第三厚度小于所述第一厚度和所述第二厚度。
6、 根据权利要求4所述的半导体器件，其中所述第一柱层(14a， 16a)中的所述第一柱(21n)具有恒定的杂 质浓度，其等于所述第二柱层(14b， 16b)中的所述第一柱(21n)的恒定 杂质浓度，且等于所述第三柱层(14c， 16c)中的所述第一柱(21n)的恒 定杂质浓度，其中所述第一柱层(14a， 16a)中的所述第二柱(21p)具有恒定的杂 质浓度，其等于所述第二柱层(14b， 16b)中的所述第二柱(21p)的恒定 杂质浓度，且等于所述第三柱层(14c， 16c)中的所述第二柱(21p)的恒 定杂质浓度，其中所述第一杂质量差异是通过从所述第一柱(21n)的宽度减去所述 第二柱(21p)的宽度而定义的，所述第一和第二柱(21n， 21p)中的每一 个的宽度都是沿着所述水平方向定义的，其中所述第二杂质量差异是通过从所述第一柱(21n)的宽度减去所述 第二柱(21p)的宽度而定义的，所述第一和第二柱(21n， 21p)中的每一 个的宽度都是沿着所述水平方向定义的，并且其中所述第三杂质量差异是通过从所述第一柱(21n)的宽度减去所述 第二柱(21p)的宽度而定义的，所述第一和第二柱(21n， 21p)中的每一 个的宽度都是沿着所述水平方向定义的。
7、 根据权利要求4所述的半导体器件，其中所述第一柱层(18a)中的所述第一柱(21n)沿着所述水平方向 具有恒定宽度，其等于所述第二柱层(18b)中的所述第一柱(21n)的恒 定宽度，且等于所述第三柱层(18c)中的所述第一柱(21n)的恒定宽度，其中所述第一柱层(18a)中的所述第二柱(21p)沿着所述水平方向具有恒定宽度，其等于所述第二柱层(18b)中的所述第二柱(21p)的恒 定宽度，且等于所述第三柱层(18c)中的所述第二柱(21p)的恒定宽度，其中所述第一杂质量差异是通过从所述第一柱(21n)的杂质浓度减去 所述第二柱(21p)的杂质浓度而定义的，其中所述第二杂质量差异是通过从所述第一柱(21n)的杂质浓度减去 所述第二柱(21p)的杂质浓度而定义的，并且其中所述第三杂质量差异是通过从所述第一柱(21n)的杂质浓度减去 所述第二柱(21p)的杂质浓度而定义的。
8、 根据权利要求1或2所述的半导体器件，还包括 穿透所述第二半导体层(3)并到达所述第一柱(21n)的沟槽(7);以及隔着绝缘膜(5)位于所述沟槽中的栅电极(6)，其中所述第一半导体层(1)提供沟道，使得所述半导体器件提供垂直 绝缘栅极晶体管。
9、 根据权利要求l所述的半导体器件，其中所述第一柱层(lla-16a)中的所述第一柱(21n)具有恒定的杂 质浓度，其等于所述第二柱层(lib-16b)中的所述第一柱(21n)的恒定 杂质浓度，其中所述第一柱层(11a-16a)中的所述第二柱(21p)具有恒定的杂 质浓度，其等于所述第二柱层(lib-16b)中的所述第二柱(21p)的恒定 杂质浓度，其中所述第一柱层(11a-16a)中的所述第一柱(21n)的所述恒定杂 质浓度等于所述第一柱层(11a-16a)中的所述第二柱(21p)的所述恒定 杂质浓度，其中所述第一杂质量差异是通过从所述第一柱(21n)的宽度减去所述 第二柱(21p)的宽度而定义的，所述第一和第二柱(21n， 21p)中的每一 个的宽度都是沿着所述水平方向定义的，并且其中所述第二杂质量差异是通过从所述第一柱(21n)的宽度减去所述第二柱(21p)的宽度而定义的，所述第一和第二柱(21n， 21p)中的每一 个的宽度都是沿着所述水平方向定义的。
10、根据权利要求9所述的半导体器件，其中所述第一杂质量差异的绝对值等于所述第二杂质量差异的绝对值，其中所述第一柱层(lla， 13a-16a)沿着垂直于所述水平方向的堆叠 方向具有第一厚度，某中所述第二柱层(lib, 13b-16b)沿着所述堆叠方向具有第二厚度，并且其中所述第一厚度等于所述第二厚度。
全文摘要
一种半导体器件，包括第一半导体层(1)；具有第一和第二柱层(11a-18a，11b-18b)的PN柱层(11-18)；以及第二半导体层(3)。第一和第二柱层中的每一个都包括沿水平方向交替设置的第一和第二柱(21n，21p)。第一和第二柱层分别具有通过在预定深度从第一柱中的杂质量减去第二柱中的杂质量定义的第一和第二杂质量差异。第一杂质量差异为恒定的正值。第二杂质量差异为恒定的负值。
文档编号H01L29/06GK101465370SQ20081018565
公开日2009年6月24日 申请日期2008年12月17日 优先权日2007年12月17日
发明者利田祐麻, 山口仁, 榊原纯 申请人:株式会社电装