专利名称：一种集成电路版图结构及其制造方法
技术领域：
本发明涉及集成电路制造工艺和版图设计技术领域，具体涉及一种集成电 路版图结构及其制造方法。
背景技术：
化学机械研磨(Chemical Mechanical Polishing, CMP)是集成电路制造中所 应用的表面平坦化工艺，是化学腐蚀和机械研磨的组合技术，它借助抛光液的 化学腐蚀作用以及超微粒子的研磨作用在被研磨的介质表面上形成光洁平坦表 面，被公认为是超大规模集成电路阶段最好的材料全局平坦化方法，该方法既 可以获得较完美的表面，又可以得到较高的抛光速率。集成电路(Integrated Circuit, IC)制造技术按照摩尔定律以每18个月集成度提高一倍的速度发展，但 当集成电路的特征尺寸降到90纳米以下的时候，IC制造技术遇到了空前的挑战， 化学机械研磨是继光刻后又一非常重要的制造环节。
为了提高化学机械研磨能力，制造工程师根据不同产品要求，选用不同的 研磨液、研磨垫、研磨压力等工艺参数，在90纳米工艺以前，通过工艺调试， 都能满足生产要求，产品获得很高的良率。随着特征尺寸的减少，最小线宽与 间距越来越小，在90纳米以下节点，可制造性问题开始出现细线区的多余铜 金属不容易清除干净，易造成芯片短路；细线区与宽线区在CMP工艺后金属厚 度不均匀，严重影响芯片的电性能。仅仅依靠制造工程师优化CMP工艺，已经 无法解决，因为芯片表面形貌起伏、铜金属互连线的蝶形及介质层的侵蚀等都 与版形特征如金属密度、金属线宽及线间距等紧密相关。在细线区，根据 电镀铜生长规律，铜线越细，沟槽底部与侧壁分布的生长加速因子相对越多，铜金属生长越厚。在化学机械研磨过程中，细线区沟槽上的铜不易去除，造成 铜残留等热点问题，以往的解决方案都是增加CMP工艺的研磨时间，直至细线 区残留的铜完全清除干净，这样造成宽线区过磨，细线区与宽线区金属厚度不 均匀，严重的造成断路，影响芯片性能。
如图l所示，某特定工艺的铜线最小线宽为d，最小间距也为d,沟槽深度为
T，生长铜厚度为H,在局部区域有一组铜线密度均为50%、铜线宽度分别为d、 2d、 4d、 8d、 16d和间距为d、 2d、 4d、 8d、 16d的结构，从铜生长完成后的截面 图可以看出，铜线越细，沟槽上方的铜越厚，不同结构沟槽上方厚度的最大差 值为h。这5种结构经过CMP工艺模拟以后如图2所示，可以明显看到铜线和间 距为d的沟槽上方有铜残留，造成短路，继续研磨可以清除残留的铜，但易造成 其它地方过磨，从而极大的影响电性能和产品的良率，这种局部区域热点问题 是生产中经常遇到的，应该优化设计，使制造工程师有更大的工艺空间。
发明内容
为了解决现有技术中化学机械研磨后集成电路版图细线区铜金属残留的问 题，本发明的目的在于提供一种集成电路版图结构。
本发明的另一 目的在于提供一种集成电路版图的制造方法。
为了达到上述目的，本发明采用的技术方案为 一种集成电路版图结构， 包括铜线、介质层和阻挡层，其特殊之处在于所述版图的细线区铜线宽度小 于0.2孩t米，细线区介质层线间距为铜线宽度的2~4倍，所述铜线面积占版图 总面积的20~30%,此结构使细线区的铜生长厚度下降，不同结构铜生长比较 均匀，减少了 CMP工艺前的表面起伏，降低了CMP工艺负担，提高了化学机 械研磨能力，将获得最优化的平坦化效果。
一种集成电路版图的制造方法，在版图布局布线时，约束细线区铜线密度范围，通过布线工具增大细线区线间距，使电镀铜工艺铜生长更加均匀。
上述细线区介质层线间距在40mm x 40mm的版图面积内可增加至原来间 距的2 4倍，使工艺窗口增大，提高产品的良率。
与现有技术相比，本发明技术方案产生的有益效果为
本发明通过调整版图设计，增加细线区线间距，使铜生长比较均匀，从而 减轻了化学机械研磨的负担，提高平坦化能力，避免细线区产生的热点问题， 提高了产品的良率。
图1为现有技术中铜生长完成后的截面图； 图2为现有技术中经过CMP工艺后的截面图； 图3为本发明中铜生长完成后的版图截面图； 图4为本发明中经过CMP工艺后的截面图。
具体实施例方式
下面结合附图和具体实施方式
，对本发明的技术方案做详细说明。 参见图3,本发明为一种集成电路版图的结构，其细线区的铜线宽度小于 0.2微米，细线区线间距为铜线宽度的2倍，所述铜线面积为版图总面积的30%, 此结构使细线区的铜生长厚度下降，不同结构铜生长比较均匀，减少了 CMP 工艺前的表面起伏，降低了 CMP工艺负担，提高了化学机械研磨能力，将获 得最优化的平坦化效果。
一种集成电路版图的制造方法，在版图总面积允许的情况下，在版图布局 布线时，约束细线区铜线密度范围，通过布线工具增大细线区线间距。如图3 所示，细线区铜线宽度保持不变，细线区线间距增大至铜线宽度的2倍，铜生 长完成后，细线区的厚度明显下降，其它结构厚度保持不变，厚度最大差值h降低25%。
如图4所示，经过CMP工艺模拟，沟槽上方没有发现铜残留，表面更加平坦。
在40mm x 40mm的版图面积内，可以才艮据适当将细线区线间距增加到铜 线宽度的3倍、4倍，厚度最大差值h分别减少37%、 44%,这样的设计使工 艺窗口扩大，提高产品的良率。
在线宽相同时，铜的生长厚度与线宽与间距之和的倒数成正比，增加线间 距将有效抑制细线区的铜生长，使CMP工艺更容易实现细线区与宽线区的全 局平坦化。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进 一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不 用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、 改进等，均应包含在本发明的保护范围之内。
权利要求
1、一种集成电路版图结构，包括铜线、介质层和阻挡层，其特征在于所述版图的细线区铜线宽度小于0.2微米，细线区介质层线间距为铜线宽度的2～4倍，所述铜线面积占版图总面积的20～30％。
2、 一种集成电路版图的制造方法，其特征在于在版图布局布线时，约束 细线区铜线密度范围，通过布线工具增大细线区的间距。
3、 如权利要求2所述的一种集成电路版图的制造方法，其特征在于所述 细线区介质层线间距在40mmx40mm的版图面积内增加至铜线宽度的2~4 倍。
全文摘要
本发明涉及集成电路制造工艺和版图设计技术领域的一种集成电路版图结构及其制造方法。为了解决现有技术中化学机械研磨后集成电路版图细线区铜金属残留的问题，本发明提供一种集成电路版图结构及其制备方法，通过增加细线区线间距，使细线区的铜生长厚度下降，不同结构铜生长比较均匀，从而减轻了化学机械研磨的负担，提高平坦化能力，避免细线区产生的热点问题，提高了产品的良率。
文档编号H01L23/522GK101447473SQ20081022478
公开日2009年6月3日 申请日期2008年12月26日 优先权日2008年12月26日
发明者李志刚, 阮文彪, 岚 陈 申请人:中国科学院微电子研究所