一种静电释放保护电路版图及集成电路的制作方法
【专利摘要】本申请公开了一种静电释放保护电路版图，在硅衬底上布置金属氧化物半导体MOS管，所述MOS管的漏端靠近衬底，布置于该MOS管的外侧；而源端布置于该MOS管的内侧；所述漏端到衬底形成寄生二极管。本申请还公开了一种集成电路。本申请提供的静电释放保护电路无需SAB和ESD植入，可以将源端和漏端的面积做的比较小，并且使得寄生电容变小，电路的反应速度变快。
【专利说明】-种静电释放保护电路版图及集成电路
【技术领域】
[0001] 本申请涉及半导体集成电路【技术领域】，尤其涉及一种静电释放（ESD， Electro-Static discharge)保护电路版图及集成电路。
【背景技术】
[0002] 当集成电路（1C)经受静电释放（ESD，Electro-Static discharge)时，放电回路的 电阻通常都很小甚至几乎为零，造成高强度的瞬间放电尖峰电流，流入相应的1C管脚。瞬 间大电流会严重损伤1C，局部热量甚至会融化硅片管芯。ESD对1C的损伤还包括内部金属 连接被烧断，钝化层受到破坏，晶体管单元被烧坏。ESD会给电子产品带来致命的危害，它降 低了产品的可靠性，增加了维修成本。所以电子设备制造商通常会在电路设计的初期就考 虑ESD保护。
[0003] 现有技术中的一种ESD保护管的版图如图1所示，其中采用N型金属氧化物半导 体（NMOS，N-Mental-〇xide-Semiconductor)管或 P 型金属氧化物半导体（PMOS, P-Mental-Oxide-Semiconductor)管做驱动管兼做ESD保护管，LOGIC代表控制M0S管栅极的逻辑电 路。以NM0S管为例做说明：所述ESD保护管中的NM0S管的电路版图如图2所示，其中右边 图形为框内版图的所有层次的显示图。其中，S表示源（Source)端，D表示漏（Drain)端。 Drain端布置在NM0S管内侧，Source端布置在NM0S管外侧。
[0004] 图3为该NM0S管的等效电路，其中左图为正常情况下的电路图，右图为静电释放 时的电路图，其中，Rsub为娃片衬底（Substrate)的寄生电阻，NM0S管的Source端、Drain 端和Substrate形成一个寄生的NPN型三极管，硅片衬底是这个寄生三极管的基极，B点电 压为寄生三极管的基极电压。实现静电放电方法是：先击穿NM0S管的Drain端和硅片衬底 之间的寄生二极管，然后寄生电阻Rp上有电流流过，B点电压上升，开启所述寄生三极管。 该寄生三极管为最主要的放电路径。
[0005] 具体结合图4和图5,对静电放电过程说明如下：
[0006] 步骤1 :通过击穿反偏的寄生二极管泄放ESD电荷。
[0007] 如图4所示，作为ESD保护管的NM0S管的漏端与衬底之间有一个反偏的寄生二极 管。以PS测试模式(将集成电路的1/0引脚或电源引脚施加正电压：将接地引脚（GND)接 地）为例，ESD正电荷由焊盘（PAD)进入到作为ESD保护管的NM0S管，漏端电压会被抬高， 当漏端电压到达寄生二极管的反偏击穿电压(一般为6?7V)，寄生二极管就会反向导通， 把ESD正电荷泄放到P型衬底（P-SUB)中，被P-SUB连接的地吸走。正常情况下，这种击穿 为雪崩击穿，是可以恢复的。
[0008] 步骤2 :通过寄生三极管泄放ESD电荷。
[0009] 如图5所示，寄生二极管被击穿后，ESD电流经过衬底电阻抬高寄生三极管的基极 电压达到开启电压，寄生三极管开启后把ESD电荷由M0S管的漏端泄放到源端，被接源端的 衬底吸走。
[0010] 这种放电原理决定了作为ESD保护管的NM0S管的布图方式需具备如下特征：
[0011] 1、漏端面积要大，并且需要构造出自对准硅化物金属硅化物阻挡层（SAB， salicide block)，这样寄生二极管反偏后，ESD电荷放电的通道会宽阔。
[0012] 漏段宽度为：contant row (n)*contant width+ (n_l)*contant space+contant to SAB space+2*minimum SAB width on drain side-SAB overlap polay gate。
[0013] 其中各项的含义为：
[0014] Contant row :接触孔的行数；
[0015] Contant width :接触孔的宽度；
[0016] Contant space :接触孔的间距；
[0017] Contant to SAB space :接触孔到 SAB 的距离；
[0018] Minimum SAB width on drain siade :SAB 在 Drain 端的最小宽度；
[0019] SAB overlap poly gate :SAB 与多晶娃（poly)之间交叠的宽度。
[0020] 2、在一定程度下，反向二极管越易击穿，ESD电荷就越易被泄放。使用ESD植入可 以降低二极管的反偏击穿电压，它在n+与p-的交界处掺杂p+，形成齐纳二极管，使二极管 更易被击穿。
[0021] 3、作为ESD保护管的NM0S管的源端的接触孔不能太靠近多晶硅栅极。
[0022] 4、源端的面积不要太小。
[0023] 5、NM0S管具有非一致性（uniformity)。如果同一衬底中具有多个ESD保护管，位 于衬底中间部位的M0S管距离衬底较远，寄生三极管的基极电阻较大，所以，漏端与衬底之 间的寄生二极管击穿后，中间部位的寄生三极管的基极电压会更快地到达寄生三极管的开 启电压，一旦中间部位的寄生三极管打开，较靠近衬底的NM0S管则不会进行静电释放。为 了保证这些M0S管同时打开，同一衬底内保护管数目不能太多。
[0024] PM0S管作为ESD保护管，其版图如图6所示，其放电原理与上述类似，因此布图方 式也与之类似，故不再赘述。
[0025] 这样的布图方式带来的如下缺点：ESD保护管占用的面积大，需要SAB和ESD植 入；对布图的对称性要求很1? ;寄生电容大。
【发明内容】
[0026] 本申请提供了一种静电释放保护电路版图及一种集成电路，无需SAB和ESD植入， 可以将源端和漏端的面积做的比较小，并且使得寄生电容变小，电路的反应速度变快。
[0027] 本申请实施例提供的一种静电释放保护电路版图，在硅衬底上布置金属氧化物半 导体M0S管，所述M0S的漏端靠近衬底，布置于该M0S管的外侧；而源端布置于该M0S管的 内侧；所述漏端到衬底形成寄生二极管。
[0028] 其中，所述M0S管可以为P型M0S管或N型M0S管。
[0029] 所述M0S管作为驱动管兼静电释放ESD保护管。
[0030] 较佳地，所述M0S管以偶数个为一组，同一组中的相邻两个M0S管共用一个相同的 漏端或源端。
[0031] 较佳地，所述寄生二极管用来正向导通泄放静电释放电荷。
[0032] 本申请实施例还提供了一种集成电路，所述集成电路中具有如前所述的电路版 图。
[0033] 从以上技术方案可以看出，该ESD保护管中的ESD放电路径是通过正向导通的二 极管进行，因此无需SAB，从而源端和漏端的面积可以做的比较小。因为ESD保护管中的源 端和漏端的面积变小，因此它们与衬底的寄生电容变小，电路的反应速度可以变快，因此可 以提高电路的速度。此外，该方案对于布局对称性要求不高。
【专利附图】
【附图说明】
[0034] 图1为现有技术中的一种ESD保护管的电路图；
[0035] 图2为现有技术中的ESD保护管中的NM0S管的版图；
[0036] 图3为图2所示NM0S管的等效电路图；
[0037] 图4为图2所示NM0S管通过反偏PN结击穿泄放ESD电荷的示意图；
[0038] 图5为图2所示NM0S管通过寄生三极管泄放ESD电荷的示意图；
[0039] 图6为现有技术中的ESD保护管中的PM0S管的版图；
[0040] 图7为本申请实施例提供的ESD保护管中的NM0S管的版图；
[0041] 图8为本申请实施例提供的ESD保护管中的PM0S管的版图；
[0042] 图9为图7所不NM0S管的等效电路图；
[0043] 图10为图7所示NM0S管的从第一焊盘到数字电源引脚（VDD)或接地引脚的放电 路径7]^意图；
[0044] 图11为图7所示NM0S管的相邻的两个焊盘之间的放电路径示意图。
【具体实施方式】
[0045] 为使本申请技术方案的技术原理、特点以及技术效果更加清楚，以下结合具体实 施例对本申请技术方案进行详细阐述。
[0046] 图7为本申请实施例提供的ESD保护管中的NM0S管的版图，其中右边图形为线框 内版图的所有层次显示。可以看到该NM0S管中的Drain端与衬底形成寄生二极管，该寄生 二极管正向导通时，成为ESD放电通道。图7所示NM0S管的等效电路如图9所示，其中用 虚线连接的二极管是寄生二极管。
[0047] 图7所示版图包括如下特征：漏端靠近衬底，布置于该NM0S管的外侧，而源端布置 于该NM0S管的内侧，形成漏端到衬底的寄生二极管，该寄生二极管用来泄放ESD电荷。在 图7中，所述NM0S管以四个为一组，同一组中相邻的两个NM0S管共用一个相同的漏端或源 端，从而进一步节省面积。更一般的情况，所述M0S管以偶数个为一组，同一组的中相邻两 个M0S管共用一个相同的漏端或源端。当然，也可以每个NM0S管独立，不共用漏端，不影响 本申请技术目的的实现。
[0048] PM0S管作为ESD保护管，其版图如图8所示。
[0049] 本申请实施例提供的ESD保护管的放电路径如图10和图11所示，包含两个二极 管的方框代表一种能够实现双向导通功能的电路结构。其中，图10左图为第一焊盘（PAD1) 到漏端引脚（VDD)的负电荷放电路径，图10右图为第一焊盘到接地引脚（GND)的正电荷放 电路径。图11为相邻的两个焊盘(第一焊盘和第二焊盘)之间的放电路径。放电过程如下：
[0050] 当PAD1对源端引脚（VSS)有负电荷时，NM0S的寄生二极管正向导通释放ESD到 VSS ；
[0051] 当PAD1对VDD有正电荷时，PM0S的寄生二极管正向导通释放ESD到VDD ;
[0052] 当PAD1对VDD有负电荷时(如图10左)，经过NM0S的寄生二极管正向导通后，然 后再经过图10中双向导通电路正向导通释放。
[0053] 当PAD1对VSS有正电荷时(如图10右)，经过PM0S管的寄生二极管正向导通后， 然后经过图10中双向导通电路正向导通释放。
[0054] PAD1对PAD2有负电荷时，经过PAD1中NM0S的寄生二极管正向导通，再经过双向 导通电路正向释放,再经过PAD2中PM0S的寄生二极管正向导通释放。
[0055] PAD1对PAD2有正电荷时，经过PAD1中PM0S的寄生二极管正向导通，再经过双向 导通电路正向释放,再经过PAD2中NM0S的寄生二极管正向导通释放。
[0056] 这种版图具有以下特点：
[0057] 不需要SAB以及ESD植入：本申请提供的ESD保护管中的ESD放电路径全部是正 向导通的二极管，而SAB和ESD植入这两种结构是在二极管反向导通是才起作用的，因此无 需不需要SAB，从而源端和漏端的面积可以做的比较小。漏端宽度计算公式为：contant row (n) *contant width+ (n_l)氺contant space+contant to poly space
[0058] 将该计算公式与现有技术中的漏端宽度计算公式比较，可以看出漏端的宽度减少 了在漏端侧面的SAB宽度最小值的两倍（2*minimum SAB width on drain side)。以TSMC40 的工艺为例，M0S漏端的宽度相对于现有技术，可以减少2/3以上；
[0059] 布局对称性要求不高：现有技术中，同一衬底内保护管数目不能太多也不能太少 (如果太多，导致较靠近衬底的NM0S管不会进行静电释放；如果太少，则寄生三极管有可能 无法打开)，导致对同一衬底内的保护管的宽度有严格要求；本申请提供的版图同一衬底保 护管的数目和单个保护管的宽度没有严格的要求；
[0060] 寄生电容小：因为ESD保护管中的源端和漏端的面积变小，因此它们与衬底的寄 生电容变小，电路的反应速度可以变快，因此可以提高电路的速度。
[0061] 以上所述仅为本申请的较佳实施例而已，并不用以限制本申请的保护范围，凡在 本申请技术方案的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申 请保护的范围之内。
【权利要求】
1. 一种静电释放保护电路版图，其特征在于，硅片衬底上布置有金属氧化物半导体 MOS管，所述MOS管的漏端靠近衬底，布置于该MOS管的外侧；源端布置于该MOS管的内侧； 所述漏端到衬底形成寄生二极管。
2. 根据权利要求1所述的静电释放保护电路版图，其特征在于，所述MOS管为P型MOS 管或N型MOS管。
3. 根据权利要求1所述的静电释放保护电路版图，其特征在于，所述寄生二极管用来 正向导通泄放静电释放电荷。
4. 根据权利要求1至3任一项所述的静电释放保护电路版图，其特征在于，所述MOS管 以偶数个为一组，同一组中的相邻两个MOS管共用一个相同的漏端或源端。
5. -种集成电路，其特征在于，所述集成电路中包含有如权利要求1至3任一项所述的 静电释放保护电路版图。
【文档编号】H01L27/02GK104143549SQ201310172827
【公开日】2014年11月12日 申请日期:2013年5月10日 优先权日:2013年5月10日
【发明者】程婷, 陶永耀 申请人:炬力集成电路设计有限公司