双极晶体管及其形成方法、虚拟接地电路的制作方法

专利名称：双极晶体管及其形成方法、虚拟接地电路的制作方法
技术领域：
本发明涉及半导体技术领域，特别涉及一种双极晶体管、双极晶体管的形成方法 和驱动双极晶体管的方法以及包含双极晶体管的虚拟接地电路和二倍硅带隙电压电路。
背景技术：
双极晶体管有两种基本结构PNP型和NPN型，由两个背靠背的PN结组成。在这 三层半导体中，中间一层叫基区(b)，左右两层分别叫发射区(e)和集电区(C)。发射区和 基区间形成发射结，集电区和基区间形成集电结。双极晶体管的结构和制造方法的研究由来已久，常见的双极晶体管的结构和制造 方法可以参考中国专利申请第91104429. 9号所公开的内容。现有技术还公开了一种利用现有的nMOS晶体管结构形成的NPN型双极晶体管结 构，具体请参照图ι所示，包括P型半导体衬底100 ；位于半导体衬底100中的深η型掺杂 阱101 (DNW)；位于半导体衬底100中的ρ型掺杂阱102 (Pff)，所述ρ型掺杂阱102被深η型 掺杂阱101包围；位于半导体衬底100中的η+掺杂区，所述η+掺杂区用于形成nMOS晶体 管的源/漏极。所述深η型掺杂阱101、ρ型掺杂阱102以及η+掺杂区构成NPN双极晶体 管。当然，现有的nMOS晶体管结构还包括栅介质层103和多晶硅栅极104。同样，利用pMOS结构还可以形成PNP型双极晶体管。在上述NPN型双极晶体管结构中，深η型掺杂阱101构成双极晶体管的发射极、 P型掺杂阱102构成双极晶体管的基极、η+掺杂区构成双极晶体管的集电极，在使用的时 候，需要分别在发射极、基极、集电极上通过接触孔形成电极，然后在基极上施加电流源以 使用。同时，在大量集成电路中，如数模转换器(DAC)、模数转换器(ADC)、线性稳压器和 开关稳压器中，都需要精密而稳定的电压基准源电路。基准电压源直接影响着电子系统的 性能和精度，因此基准电压源对于温漂、以及与精度有关的指标要求比较高。由于虚拟接地 电路(Virtual ground referencecircuit)能够实现高电源抑制比和低温度系数，是目前 各种基准电压源中性能最佳的基准源电路。为了实现高精度，通常都用硅半导体材料本身固有的特征电压(硅带隙电压)作 为基准电压，但由于硅半导体材料具有一定的温度系数，所以为解决温漂问题，通常选择一 种与基准电压的温度系数极性相反但绝对值相近的器件或电路(如AVbe电路)，使两者结 合起来，相互温度补偿，使总体温度系数近似为零。

发明内容
本发明解决的问题是提供一种双极晶体管、双极晶体管的形成方法和驱动双极晶 体管的方法以及包含双极晶体管的虚拟接地电路和二倍硅带隙电压电路。为解决上述问题，本发明提供一种双极晶体管，包括绝缘体上硅，所述绝缘体上 硅包括硅基底、依次位于硅基底上的埋氧层和顶层硅；基区、发射区和集电区，位于顶层硅内，所述基区位于发射区和集电区之间，所述发射区和集电区的导电类型相同，所述基区导 电类型与发射区和集电区相反；基区栅介质层，位于顶层硅上对应于基区位置；多晶硅层， 位于基区栅介质层上；发射极，通过第一接触孔与发射区电学连接；集电极，通过第二接触 孔与集电区电学连接；基区控制电极，通过第三接触孔与多晶硅层电学连接，所述多晶硅层 的导电类型与基区相同，与发射区和集电区相反。还包括所述集电区和基区之间还包括缓 冲区，所述缓冲区的掺杂类型与集电区相同，但掺杂浓度小于集电区，所述缓冲区与集电区 之间的界面以及所述发射区与基区的界面倾斜于所述半导体衬底表面。一种制作如上所述的双极晶体管的方法，包括提供绝缘体上硅，所述绝缘体上硅 包括硅基底、依次位于硅基底上的埋氧层和顶层硅；在顶层硅上形成有源区；在有源区内 进行第一注入；在有源区内定义出基区区域，在顶层硅上对应基区区域依次形成基区栅介 质层和多晶硅层；在多晶硅层内进行第四注入，所述第四注入使多晶硅层导电类型与基区 相同；在基区以外的有源区内进行第二注入，所述第二注入的离子的导电类型与第一注入 的离子的导电类型相反，形成发射区和集电区；在顶层硅上形成第一层间介质层，覆盖所述 基区栅介质层和多晶硅层；在第一层间介质层内形成第一接触孔、第二接触孔和第三接触 孔；在第一层间介质层上形成导电层，采用导电层形成集电极、发射极以及基区控制电极， 所述发射极通过第一接触孔与发射区电学连接，所述发射极通过第二接触孔与集电区电学 连接，所述基区控制电极通过第三接触孔与多晶硅层电学连接。还包括在基区区域内进行第一附加注入，所述第一附加注入的离子的导电类型与 第一注入的离子的导电类型相同。在进行第二注入之后、形成第一层间介质层之前还在基区以外的有源区内进行第 三注入，所述第三注入离子导电类型与第二注入的离子导电类型相同，形成连接所述基区 和集电区缓冲区，所述第三注入的方向倾斜于所述半导体衬底表面。一种驱动上述双极晶体管的方法，包括在基区控制电极上施加第一电压；在集 电极上施加第二电压；在发射极上施加第三电压；在上述电压所形成的电场的作用下集电 区表层形成少数载流子，所述少数载流子与基区的多数载流子类型相同，并流入基区，形成 栅致漏电流，构成栅致漏电流的载流子继续流入至发射区，使基区与发射极之间的PN结正 向导通。所述基区导电类型为ρ型，集电区和发射区导电类型为η型，所述基区控制电极上 的第一电压比集电极上的第二电压低，所述发射极上的第三电压比第一电压低。所述基区导电类型为η型，集电区和发射区导电类型为P型，所述基区控制电极上 第一电压比集电极上第二电压高，所述发射极上的第三电压比第二电压高。一种带有上述双极晶体管的虚拟接地电路，包括第一端和第二端，所述第一端和 第二端之间具有第一电压差；第一电流源，一端电连接至第一端；第一双极晶体管，发射极 电连接至第一电流源的另一端；第一负载，一端电连接至第一双极晶体管的集电极，另一端 电连接至第二端；第三端和第四端，所述第三端和第四端之间具有第二电压差；第二电流 源，一端电连接至第三端；第二双极晶体管，发射极电连接至第二电流源的另一端；第二负 载，一端电连接至第二双极晶体管的集电极，另一端电连接至第四端；所述第一双极晶体管 的基区控制电极与第二双极晶体管的基区控制电极相电连接，并作为所述虚拟接地电路的 输出端，所述第一双极晶体管和第二双极晶体管均为PNP型；控制单元，具有第一输入端、第二输入端和输出端，第一输入端电连接至第一双极晶体管的发射极，第二输入端电连接 至第二双极晶体管的发射极，输出端电连接至所述虚拟接地电路的输出端；所述控制单元 使第一双极晶体管的发射极电流与第一双极晶体管的集电极电流均为第一电流源输出的 电流、使第二双极晶体管的发射极电流与第二双极晶体管的集电极电流均为第二电流源输 出的电流；通过选择第一电流源的输出电流、第二电流源的输出电流、以及第一负载和第二 负载的值使得所述虚拟接地电路的输出端的输出电压的温度漂移系数为零且使所述虚拟 接地电路的输出电压为零。所述第一双极晶体管和第二双极晶体管结构相同；所述第一电压差和第二电压差 相同；所述第一负载为第一电阻和第二电阻，所述第二负载为第二电阻。所述第一端和第三端接外置电压源；所述第二端和第四端接地。所述第一双极晶体管的和第二双极晶体管的多晶硅层的掺杂浓度相同。一种带有上述双极晶体管的二倍硅带隙电压电路，包括第一端和第二端，所述第 一端和第二端之间具有第一电压差；第一电流源，一端电连接至第一端；第一双极晶体管， 发射极电连接至第一电流源的另一端；第一负载，一端电连接至第一双极晶体管的集电极， 另一端电连接至第二端；第三端和第四端，所述第三端和第四端之间具有第二电压差；第 二电流源，一端电连接至第三端；第二双极晶体管，发射极电连接至第二电流源的另一端； 第二负载，一端电连接至第二双极晶体管的集电极，另一端电连接至第四端；所述第一双极 晶体管的基区控制电极与第二双极晶体管的基区控制电极相电连接，并作为所述二倍硅带 隙电压电路的输出端，所述第一双极晶体管和第二双极晶体管均为NPN型；控制单元，具有 第一输入端、第二输入端和输出端，第一输入端电连接至第一双极晶体管的发射极，第二输 入端电连接至第二双极晶体管的发射极，输出端电连接至所述二倍硅带隙电压电路的输出 端；所述控制单元使第一双极晶体管的发射极电流与第一双极晶体管的集电极电流均为第 一电流源输出的电流、使第二双极晶体管的发射极电流与第二双极晶体管的集电极电流均 为第二电流源输出的电流；通过选择第一电流源的输出电流、第二电流源的输出电流、以及 第一负载和第二负载的值使得所述二倍硅带隙电压电路的输出端的输出电压的温度漂移 系数为零且使所述二倍硅带隙电压电路的输出端的输出电压为硅带隙的二倍。所述第一双极晶体管和第二双极晶体管结构相同；所述第一电压差和第二电压差 相同；所述第一负载为第一电阻和第二电阻，所述第二负载为第二电阻。所述第一端和第三端接地；所述第二端和第四端接外置电压源。所述第一双极晶 体管的和第二双极晶体管的多晶硅层的掺杂浓度相同。与现有技术相比，本技术方案具有以下优点通过在基区栅电极上形成基区控制 电极可以间接对基区施加电压，类似于传统的MOS晶体管的栅电极，无需现有技术中的直 接在基区上制作基区电极以对基区施加电流，这样形成的双极晶体管结构与传统的MOS晶 体管结构大体相同，形成这种双极晶体管的工艺与传统的标准CMOS工艺完全兼容；而且双 极晶体管的发射区/集电区结电容较小，通过在基区控制电极上施加电压形成基区电流， 无需额外基区接触孔工艺，具有较小的输入电容。本技术方案通过在所述集电区和基区之间形成掺杂类型与集电区相同、但掺杂浓 度小于集电区的缓冲区，可以通过控制第三注入角度和剂量来控制发射区和集电区之间的 击穿电压，而且通过倾斜于半导体衬底表面的第三注入进行，可以减少形成缓冲区的步骤，降低成本。本技术方案通过在基区上的多晶硅层上形成基区控制电极，类似于传统的MOS晶 体管的栅电极，无需现有技术中的直接在基区上制作基区电极，这样形成的双极晶体管结 构与传统的MOS晶体管结构大体相同，形成这种双极晶体管的工艺与传统的标准CMOS工艺 完全兼容；而且双极晶体管的发射区/集电区结电容较小，通过在基区控制电极上施加电 压经过基区栅电极和基区介质层之间的耦合，在基区内形成栅致漏电流并通过栅致漏电流 驱动基区与发射区之间的PN结，无需额外基区接触孔工艺，具有较小的输入电容；同时对 基区上的多晶硅层进行掺杂，使其导电类型与基区相同，可以改变双极晶体管的带隙。本技术方案通过在所述集电区和基区之间形成掺杂类型与集电区相同、但掺杂浓 度小于集电区的缓冲区，可以通过控制第三注入的角度和剂量来控制发射区和集电区之间 的击穿电压，而且通过倾斜于半导体衬底表面的第三注入进行，可以减少形成缓冲区的步 骤，降低成本。本技术方案形成的虚拟接地电路，由于所采用的双极晶体管具有与MOS晶体管大 体相同的结构，通过在基区控制电极上施加电压通过电压控制能够形成基区电流，无需采 用现有双极晶体管形成的带膝基准源电路中的在双极晶体管的基区上施加电流源的步骤， 而且由于多晶硅层的导电类型与基区相同，改变了双极晶体管的带隙，从而使采用该双极 晶体管的虚拟接地电路能够输出稳定的近似为零的电压。


图1是现有的双极晶体管剖面结构示意图；图2是本发明的第一实施例的形成双极晶体管的方法的流程示意图；图3至14是本发明的第一实施例的形成双极晶体管的方法的结构示意图；图15是本发明的第三实施例的驱动双极晶体管的方法的流程示意图；图16是本发明的第三实施例的驱动双极晶体管的方法的结构示意图；图17、图18是本发明的双极晶体管的标记；图19本发明的第五实施例的虚拟接地电路、第六实施例的二倍硅带隙电压电路 模块示意图；图20是第五实施例的虚拟接地电路示意图；图21是本发明的第六实施例的基准电压源电路以及第六实施例的二倍硅带隙电 压电路示意图。
具体实施例方式本发明的发明人发现，现有的双极晶体管施加电流需要直接施加在基极上以驱动 双极晶体管，但是采用上述方案形成的双极晶体管的面积较大，电流放大系数β较小。为 了提高双极晶体管的性能，现有技术添加了更为复杂的结构(比如多晶硅发射极、η+掩埋 层、外延硅、SiGe基极等)以获得高性能的垂直双极晶体管。然而，这些为双极晶体管所添 加的工艺步骤和热循环偏离了标准CMOS工艺，因此，不能使用现有的CMOS逻辑库和IP库， 故这些形成双极晶体管的方法成本较高，因此这种高性能的BiCMOS技术应用范围并不广 泛。
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SOI (绝缘体上硅)技术被认为是32纳米节点及其以下技术的最具吸引力的技术， 具有全耗尽和短沟道长度(即较薄的基区厚度)，寄生横向双极晶体管提供合适的性能，以 去除栅氧层和通过多晶硅栅极形成的基区接触孔。制作高性能横向双极晶体管的主要工 艺在于制作较薄的基区形状以及其接触孔，以及浅掺杂的集电极(以获得较高的BV·)，对 CMOS基区工艺采用最少的工艺复杂度。一种获得高性能横向双极晶体管的设计是通过对准 氮化物侧墙和浅参杂集电极形成的P型基区。另一种设计是具有采用多晶硅间隙壁和η型 掺杂集电极P型基区。SOI上的nMOS和pMOS晶体管的栅引入漏电流(GIDL)可以用作基区电流以开启寄 生的横向npn或者pnp双极晶体管。本发明为了区别其驱动模式，定义为“GIDL驱动的横向 双极晶体管”。本发明的发明人通过抑制沟道反型(通过形成高阈值电压)、可以得到提高 GIDL电流和双极晶体管性能，比如通过提高第二注入剂量、形成全耗尽基区防止反型、形成 较小的沟道长度等方案，本发明中添加了 4个掩模步骤，分别为对nMOS和pMOS的基区进行 第一附加注入和形成集电区和发射区中的第二注入。本发明的采用GIDL驱动的横向双极晶体管具有较小的发射极/集电极结电容、电 压控制基区电流，无需额外形成基区接触孔，以及较小的输入电容。本发明还给出一种采用 本发明的SOI上形成的CMOS的GIDL引发的双极晶体管的虚拟接地电路。以下依据附图详细地描述具体实施例，上述的目的和本发明的优点将更加清楚。1.第一实施例本实施例提供一种双极晶体管的制作方法，其具体流程请参照图2所示，包括如 下步骤步骤S101，提供绝缘体上硅，所述绝缘体上硅包括硅基底、依次位于硅基底上的埋 氧层和顶层硅；步骤S102，在顶层硅上形成有源区；步骤S103，在有源区内进行第一注入；步骤S104，在顶层硅上依次形成基区栅介质层和多晶硅层；步骤S105，在多晶硅层内进行第四注入，使多晶硅层导电类型与待形成的基区导 电类型相同；步骤S106，定义基区区域，去除基区区域之外的基区栅介质层和基区栅电极。步骤S107，在基区以外的有源区内进行第二注入，所述第二注入的离子的导电类 型与第一注入的离子的导电类型相反，形成发射区和集电区；步骤S108，在顶层硅上形成第一层间介质层，覆盖所述基区栅介质层和多晶硅 层；步骤S109，在第一层间介质层内形成第一接触孔、第二接触孔和第三接触孔；步骤S110，在第一层间介质层上形成导电层，采用导电层形成集电极、发射极以及 基区控制电极，所述发射极通过第一接触孔与发射区电学连接，所述发射极通过第二接触 孔与集电区电学连接，所述基区控制电极通过第三接触孔与多晶硅层电学连接。首先参照图3，执行步骤S101，提供绝缘体上硅(SOI) 100。所述绝缘体上硅100包 括硅基底101、硅基底101上的埋氧层102以及埋氧层102之上的顶层硅103。所述绝缘体上硅100的顶层硅103的导电类型为ρ型。当然，也可以为η型，此处以P型为例加以说明。为了说明NPN、PNP双极晶体管的形成方法，本发明同时在本实施例 中加以说明，在此不应过分限制本发明的保护范围。所述绝缘体上硅100的顶层硅103的厚度为IOnm至150nm。绝缘体上硅100通过在两层硅基板之间封入一个绝缘的埋氧层102，从而将晶体 管元件进行纵向隔离。上述埋氧层102的材料通常是氧化硅，厚度约为IOOnm至1 μ m，因此 又将埋氧层102称为埋入氧化物层(Buried Oxide,BOX)。埋氧层102能有效地使电子从一 个晶体管门电路流到另一个晶体管门电路，不让多余的电子渗漏到下层硅基底101上。用 绝缘体上硅100形成的半导体器件具有寄生电容小、短沟道效应小、速度快、集成度高、功 耗低、耐高温以及抗辐射等优点。然后执行步骤S102，在顶层硅103上形成有源区。具体包括首先在顶层硅103上 形成浅沟槽，以对在绝缘体上硅100上形成的晶体管进行横向隔离。所述浅沟槽将顶层硅 103分为有源区和隔离区域，即顶层硅103上有源区之外的区域均为隔离区域。形成浅沟槽工艺如图4所示，刻蚀绝缘体上硅100上的顶层硅103至暴露出埋氧 层102，形成浅沟槽104。接着，在浅沟槽104内填充电介质材料，形成如图5所示。在浅沟槽104内填充的 电介质材料可以与埋氧层102的材料相同，使得在浅沟槽104内填充的电介质材料与埋氧 层102完全融为一体。在制造过程中，为了将浅沟槽104完全填满，并获得一个平整的表面，通常还会对 绝缘体上硅100进行化学机械研磨的步骤。所述化学机械研磨是本领域技术人员的惯用手 段，在此不再赘述。经过上述工艺，形成了有源区。接着，执行步骤S103，在有源区内进行第一注入，进行第一注入的目的为形成双极 晶体管的基区(和MOS晶体管)作准备，具体请参考图6。所述第一注入的离子种类可以根据所制造的双极晶体管进行选择，例如需要制 造NPN型晶体管(或N型MOS晶体管)时，需要注入ρ型例子，比如可以为硼例子，能 量范围为IKeV至60KeV，剂量范围为1 X IO12CnT2至1 X IO13CnT2 ；需要制造PNP型晶体管 时，需要注入η型杂质，比如可以为磷或砷离子，能量范围为5KeV至300KeV，剂量范围为 1 X IO12CnT2至1 X IO13Cm-20经过上述注入，形成的注入区域的离子的浓度大约为1 X 1017cm_3 至 IX IO20CnT3。与形成MOS晶体管工艺相对应，该步注入即为同时形成MOS晶体管掺的杂阱 (Well)工艺。经过第一注入，分别形成η型的第一注入区105a和ρ型的第一注入区105b。同时，为了进一步增加所形成的双极晶体管的基区浓度以防止基区反型，还可以 在第一注入区105a和第一注入区105b内进行第一附加注入，所述第一附加注入的离子的 导电类型与待形成的双极晶体管的基区即第一注入的离子的导电类型相同。即对于NPN型 双极晶体管，需要注入P型杂质，比如可以为硼离子，能量范围为IKeV至60KeV，剂量范围 为lX1012cm_2至lX1013cm_2 ；对于PNP型双极晶体管，需要注入η型杂质，比如可以为磷或 砷离子，能量范围为5KeV至300KeV，剂量范围为1 X IO12CnT2至1 X IO13CnT2。经过所述第一 附加注入，待形成的双极晶体管的基区区域的掺杂浓度大约为现有的MOS晶体管的沟道区
10的掺杂浓度的2 10倍，因此基区的表层不会被基区栅电极上的电压反型，需要特别说明 的是，所述第一附加注入是特别用于双极晶体管的步骤。作为一个具体实施例，对于NPN型双极晶体管，注入的离子为硼离子，注入的能量 为 IOKeV,剂量为 3xl012cnT2。作为另一个具体实施例，对于PNP型双极晶体管，注入的离子为磷离子，注入的能 量为 30KeV，剂量为 2 X IO12Cm-2O进行第一附加注入需要额外增加两个掩模板(分别对于NPN型和PNP型双极晶体 管)，本发明通过第一附加注入来抑制基区反型(即通过第一附加注入可以提高基区浓度， 形成全耗尽基区防止反型)、这样可以提高GIDL电流和双极晶体管性能。所述第一附加注入的目的是增加基区浓度，因此仅在基区进行即可，但是由于基 区面积较小，实际工艺中，通常对整个阱区进行第一附加注入，然后在后续形成集电区和发 射区的工艺中增大剂量，以对该步注入的离子进行中和。然后执行步骤S104，在顶层硅上对应基区区域位置依次形成基区栅介质层和基区 栅电极，同时也形成MOS晶体管的栅电极。参照图7，在绝缘体上硅100上依次形成基区栅介质层116和基区栅电极117。所 述基区栅介质层116可以为氧化硅、氮化硅、氮氧化硅，还可以为高介电常数材料，比如氧 化铪、氧化铝等。所述基区栅电极117可以为多晶硅或者金属或者金属氮化物，比如可以为 钨、氮化钨、铝、银、铬、钼、镍、钯、钼、钛、氮化钛、钽、氮化钽等中的一种或其任意组合。接着，执行步骤S105，在多晶硅层内进行第四注入，使多晶硅层导电类型与待形成 的基区导电类型相同；具体请参考图8，所述第四注入的离子的导电类型与基区相同，与后 续形成的发射区和集电区的相反。若双极晶体管为PNP型，所述第四注入离子为η型离子，比如为磷或砷离子。若双极晶体管为NPN型，所述第四注入离子为ρ型离子，比如为硼或氟化硼离子。 第四注入的注入能量范围与剂量范围与MOS晶体管之重掺杂源/漏极注入相同，因此第四 注入可以与MOS晶体管的重掺杂源/漏极同时实施。接着参考图9，执行步骤S106，定义基区区域，去除基区区域之外的基区栅介质层 116和基区栅电极117。具体工艺包括在基区栅电极117上形成光刻胶层；利用带有基区(同时也带有 MOS晶体管的栅电极)形状的掩模板，对光刻胶层进行曝光，将掩模板上的基区形状转移至 光刻胶层；进行显影，去除基区区域之外的光刻胶层；最后以光刻胶层为掩模依次以等离 子体刻蚀技术去除基区以外的基区栅电极117和基区栅介质层116部分。所述等离子体刻 蚀技术是本领域技术人员的惯用手段，在此不再赘述。经过上述刻蚀，则基区栅电极117和 基区栅介质层116覆盖的第一注入区105a和第一注入区105b的部分形成基区区域。上述定义基区区域以及在基区区域上形成所述基区栅介质层116和基区栅电极 117的工艺与现有的CMOS工艺中的形成栅介质层和栅电极的工艺相同。本实施例中，还可以在刻蚀后的基区栅介质层116和基区栅电极117的侧壁上形 成隔离层118，如图10所示。所述隔离层118可以采用氧化硅、氮化硅、氮氧化硅中一种或 者其组合。然后执行步骤S107，具体请参照图11，在基区以外的有源区内进行第二注入，分
11别形成低掺杂的P型发射区112a、η型发射区112b、ρ型集电区113a和η型集电区113b。 同时，由于基区栅介质层116和基区栅电极117以及隔离层118的掩膜作用，在对应的部分 第一注入区105a和第一注入区105b内未进行第二注入，即在基区区域未进行第二注入，则 该基区区域分别形成基区Illa和111b。所述第二注入的离子的导电类型与第一注入的离子的导电类型相反，例如，在第 一注入中注入的是P型离子，则在该步骤中注入的是η型离子；而如果在第一注入中注入的 是η型离子，则在该步骤中注入的是P型离子。而且，该步骤注入的离子浓度要足够大，因 为首先要对第一注入的离子进行中和。所述第二注入的剂量在14次方数量级，注入能量随着离子的种类不同而不同，若 所述第二注入的离子为η型，则注入离子可以为磷离子或者砷离子，能量范围为IKev至 IOOKeV0所述第二注入的剂量在14次方数量级，注入能量随着离子的种类不同而不同，作 为另一个具体实施例，若所述第二注入的离子为P型，则注入离子为硼或者氟化硼离子，则 能量范围为IKeV至lOOKeV。上述第二注入的工艺比与CMOS工艺中的低掺杂漏(LDD)注入的工艺相类似但 不适合共用，主要因为注入二者注入的能量或剂量不同，以优化集电区和基区之间缓冲区 (如下所述)以便达到所需的击穿电压。但是需要特别说明的是，即使不增加该第二注入步 骤，形成的双极晶体管仍然可以工作，只是其击穿电压较低而已，在此特地说明，不应过分 限制本发明的保护范围。然后进行第三注入，对部分集电区和整个发射区进一步掺杂，以形成重掺杂发射 区和集电区。则未被进一步掺杂的集电区则形成缓冲区，所述第三注入离子导电类型与第 二注入的离子导电类型相同。本实施例中，所述第三注入的方向倾斜于所述顶层硅103表面，具体请参照图12， 形成与基区11 Ia和Illb连接的重掺杂的发射区120a、120b和轻掺杂的缓冲区114a、114b， 以及分别与缓冲区114a、114b连接的重掺杂的集电区119a、119b。所述第三注入的角度范围为30°至60°，优选40°至50°范围。所述第三注入 的离子的剂量范围为15次方数量级。若采用本发明的倾斜的第三注入，相当于对集电区和发射区进行了两步注入，为 了优化器件性能，可以根据第三注入的条件对第二注入条件进行优化，比如适当降低第二 注入的剂量，使缓冲区的掺杂降低，提升集电区和基区之间缓冲区的击穿电压。至于对第二 注入剂量的调整，本技术领域人员可以根据第三注入的剂量进行简单变换，在此不应过分 限制本发明的保护范围。执行步骤S108，在顶层硅上形成第一层间介质层121，覆盖所述基区栅介质层116 和基区栅电极117。具体请参照图13，所述第一层间介质层121可以为氧化硅、氮化硅、氮 氧化硅、掺杂的硅酸盐玻璃或者低介电常数材料，所述低介电常数材料可以为掺杂的碳化 硅等等。形成所述第一层间介质层121的目的为对各个器件层之间进行隔离。执行步骤S109和步骤S110，具体请参照图14，包括在第一层间介质层121内分 别形成第一接触孔122a和122b、第二接触孔123a和123b、以及第三接触孔124a和124b ； 接着在第一层间介质层121上形成导电层，采用导电层分别形成发射极125a和125b、集电极126a和126b、以及基区控制电极127a和127b，所述发射极125a和125b分别通过第一 接触孔122a和122b与发射区120a和120b电学连接；所述集电极126a和126b分别通过 第二接触孔123a和123b与集电区119a和119b电学连接；所述基区控制电极127a和127b 分别通过第三接触孔124a和124b与基区栅电极117电学连接。本实施例通过在基区上的基区栅电极117上形成基区控制电极124a和124b，类似 于传统的MOS晶体管的栅电极，无需现有技术中的直接在基区上制作基区电极，这样形成 的双极晶体管结构与传统的MOS晶体管结构大体相同，形成这种双极晶体管的工艺与传统 的标准CMOS工艺完全兼容；而且双极晶体管的发射区/集电区结电容较小，通过在基区控 制电极上施加电压形成基区电流，无需额外基区接触孔工艺，具有较简单的工艺。而且上述形成双极晶体管的方法中完全和现有的CMOS工艺兼容，即在制备双极 晶体管的同时也可以在同样的晶圆上形成MOS晶体管。上述只是特别叙述了形成双极晶体 管的步骤，在此特别说明。2.第二实施例基于上述第一实施例的工艺形成了本发明的第二实施例的双极晶体管，具体请参 考图14，包括绝缘体上硅100，所述绝缘体上硅包括硅基底101、依次位于硅基底101上的 埋氧层102和顶层硅103 ；基区Illa或111b、发射区120a或120b和集电区119a或119b， 位于顶层硅103内，所述基区Illa位于发射区120a和集电区119a之间，所述基区Illb位 于发射区120b和集电区119b之间，所述发射区120a或120b和集电区119a或119b的导 电类型相同，所述基区Illa或Illb导电类型与发射区120a或120b和集电区119a或119b 相反；基区栅介质层116，位于顶层硅103上对应于基区Illa或Illb位置；多晶硅层117， 位于基区栅介质层116上；发射极125a通过第一接触孔122a与发射区120a电学连接，发射 极125b通过第一接触孔122b与发射区120b电学连接；集电极126a通过第二接触孔123a 与集电区119a电学连接，集电极126b，通过第二接触孔123b与集电区119b电学连接；所 述双极晶体管还包括基区控制电极127a或127b，通过第三接触孔124a或124b与多晶硅 层Ii7电学连接与电学连接，所述多晶硅层117的导电类型与基区相同，与发射区120a或 120b和集电区119a或119b相反，这一点与传统的MOS晶体管的相反，传统的MOS晶体管的 多晶硅层(栅电极)的导电类型与沟道区(相当于本申请的基区)相反。所述集电区119a和基区Illa之间还包括缓冲区114a，所述集电区119b和基区 Illb之间还包括缓冲区114b，所述缓冲区114a或114b的掺杂类型与集电区119a或119b 相同，但掺杂浓度小于集电区119a或119b。所述缓冲区114a与集电区119a之间，缓冲区114b与集电区119b之间的界面以 及所述发射区120a与基区11 la、发射区120b与基区Illb的界面倾斜于所述顶层硅103表本实施例中形成的双极晶体管基区控制电极的多晶硅层进行了掺杂，其导电类型 与基区相同，与传统的技术方案不同，传统的MOS晶体管栅极的多晶硅层的导电类型与沟 道区导电类型相反，本发明通过使多晶硅层的导电类型与基区相同，可以改变本发明之双 极晶体管的导通电压(基区控制电极上所需施加之第一电压)和使带隙基准源电路之输出 电压Vref移动一个带隙值(如下文第三和第四和第五实施例所述)。3.第三实施例
本实施例还提供一种驱动第二实施例中的多晶硅层的导电类型与基区相同的双 极晶体管的方法，请参照图15，给出驱动上述双极晶体管的具体流程示意图，包括步骤S201，在基区控制电极上施加第一电压；步骤S202，在集电极上施加第二电压；步骤S203，在发射极上施加第三电压；在上述电压所形成的电场的作用下集电区 表层形成少数载流子(Minority Carriers)，所述少数载流子与基区之多数载流子类型相 同，并流入基区，形成栅致漏电流，构成栅致漏电流的载流子继续流入至发射区，使基区与 发射极之间的PN结正向导通。下面针对NPN型双极晶体管给出驱动方法以及原理，请参照图16。图16中各个标 号所代表的层与上述相同，在此不再一一加以介绍。在所述NPN型双极晶体管的基区控制电极127b上施加第一电压Vb ；在集电极 126b上施加第二电压Vc ；在发射极125b上施加第三电压Ve，所述基区控制电极127b上的 第一电压Vb比集电极126b上的第二电压Vc低，所述发射极125b上的第三电压Ve比第一 电压Vb低。在上述电压所形成的电场的作用下集电区119b的表层形成少数载流子，在此实 施例中即为空穴，所述少数载流子与P型的基区Illb内的多数载流子类型相同，由于基区 控制电极127b上的第一电压Vb为低，所述空穴将受到该电压所形成的电场的吸引，向基区 11 Ib移动并流入基区111b，形成栅致漏电流；由于所述发射极上的第三电压Ve比集电极上 的第二电压Vc低，即所述基区Illb的电势被抬高，使得基区Illb与发射区120b之间的PN 结形成正向偏压，从而NPN双极晶体管被正向导通，从发射区120b中射出电子，反向流入集 电区119b中，为基区电流的β倍，从而实现采用基区控制电压Vb所形成的栅致漏电流开 启NPN双极晶体管，与现有技术的直接将基区11 Ib上形成电极，并接入电流源相比，具有较 小的双极晶体管开启电流。作为一个实施例，所述第一电压Vb约为小于或等于0. 5Vdd，所述第二电压Vc为 Vdd，所述第三电压为0V，所述绝缘体上硅的硅基底电压为0V。若驱动PNP型双极晶体管，也可以采用类似的方法，比如基区控制电极上的施加 第一电压Vb ；在集电极上施加第二电压Vc ；在发射极上施加第三电压Ve，所述基区控制电 极上第一电压Vb比集电极上第二电压Vc高，所述发射极上的第三电压Ve比第二电压Vc 高。在实际使用中，所述发射极上的第三电压Ve —定高于集电极上的第二电压Vc，因此P 型发射区与N型基区之间的PN结已经稍微正向偏置，但N型基区与P型集电区PN结是反 向偏置，不导通。在瞬间(比如在后续的基准电压源电路、虚拟接地电路、二倍硅带隙电压 电路中的放大器进行动态调整过程中)情况下，第一电压Vb有可能同时高于第二电压Vc 和第三电压Ve，同时使P型集电区和发射区表层反型(电子聚集)，但只有集电区表层的反 型电子流入N型基区(使发射区与N型基区之间的PN结更加正向导通发射空穴)，而发射 区表层反型电子不会流入N型基区(因N型基区的电位较低)而排斥电子从发射区表层流 入)，所以P型集电区与N型基区之间的PN结不会被导通。通常情况下，第一电压Vb介于 第三电压Ve和第二电压Vc之间。作为一个实施例，所述第一电压Vb约为大于或等于0. 5Vdd，所述第二电压Vc为 0V，所述第三电压Ve为Vdd，所述绝缘体上硅的硅基底电压为Vdd。
上述Vdd为外置电压源的电压，比如可以为3. 8V、2. 5V、1. 8V、1. OV等。但由于基区控制电极之多晶硅层掺杂与传统MOS晶体管的多晶硅层相反(传统 MOS晶体管的多晶硅层的导电类型与沟道区(相当于本申请的基区)的导电类型相反，本申 请的基区控制电极之多晶硅层掺杂基区相同，使内部基区控制电极到集电区能带差一个带 隙值)，而基区控制电极上所需要加之第一电压比多晶硅层掺杂与传统MOS晶体管的多晶 硅层相同的双极晶体管的基区控制电极上所需要加之第一电压正好差一个带隙值。即对于PNP双极晶体管来说，由于基区控制电极之N型多晶硅层能带已经使P 型集电区表层能带弯曲并趋向反型(即P型集电区表层能带弯曲约一个能带带隙(band gap)，使电子聚集在集电区表层)，则基区控制电极上所需的开启形成GIDL电流的电压(即 基区控制电极之电位高于集电极上电位的值)要比与传统MOS晶体管的多晶硅层相同的双 极晶体管的开启形成GIDL电流的电压小一个带隙(即基区控制电极之电压更接近于集电 极电压)。若对于NPN双极晶体管来说，由于基区控制电极之P型多晶硅层能带已经使N型 集电区表层能带弯曲趋向反型(即N-型集电区表层能带弯曲约一个能带带隙(band gap) 使空穴聚集在集电区表层)，则基区控制电极上所需的开启形成GIDL电流的电压(即基区 控制电极之电位低于集电极电位的值)要比与传统MOS晶体管的多晶硅层相同的双极晶 体管的开启形成GIDL电流的电压大一个带隙(即基区控制电极之电压更接近于集电极电 压)。4.第四实施例为了方便且形象对双极晶体管进行标记，本申请的发明人提出如下标记，如图17 和18所示。图17给出PNP型双极晶体管Pl的标记，图18给出NPN型双极晶体管附的标记， 所述双极晶体管Pl和m均有三个引出电极，分别表示发射极e、集电极c和基区控制电极 b ；对于PNP型双极晶体管Pl，所述发射极e在上且箭头头向内，对于NPN型双极晶体管m 的发射极e在下且箭头向外所述双极晶体管Pl和m的基区控制电极b均有半箭头，对于 PNP型双极晶体管P1，所述半箭头从集电极c指向发射极e，与电子流方向相同，流向较高电 压，对于NPN型双极晶体管W，所述半箭头从集电极c指向发射极e，与空穴流方向相同，流 向较低电压。下面电路图中采用上述标记进行表示。本发明还提供一种带有第二实施例的双极晶体管的虚拟接地电路，图19给出本 实施例提供的带有上述双极晶体管的电路模块示意图，包括第一端和第二端，所述第一 端和第二端之间具有第一电压差；第一电流源II，一端电连接至第一端；第一双极晶体管 BP1，所述第一双极晶体管BPl具有发射极、集电极和基区控制电极，所述发射极电连接至 第一电流源的另一端；第一负载rl，一端电连接至第一双极晶体管BPl的集电极，另一端电 连接至第二端。所述电路还包括第三端和第四端，所述第三端和第四端之间具有第二电压差； 第二电流源12，一端电连接至第三端；第二双极晶体管BP2，所述第二双极晶体管BP2具有 发射极、集电极和基区控制电极，所述发射极电连接至第二电流源12的另一端；第二负载 r2，一端电连接至第二双极晶体管BP2的集电极，另一端电连接至第四端；所述第一双极晶 体管BPl的基区控制电极与第二双极晶体管BP2的基区控制电极相电连接，并作为所述虚拟接地电路的输出端，所述第一双极晶体管BPl和第二双极晶体管BP2均为PNP型。所述电路还包括控制单元10，具有第一输入端、第二输入端和输出端，所述第一 输入端电连接至第一双极晶体管BPl的发射极，第二输入端电连接至第二双极晶体管BP2 的发射极，输出端电连接至所述带隙基准源电路的输出端；所述控制单元10使第一双极晶 体管BPl的发射极电流与第一双极晶体管BPl的集电极电流均为第一电流源Il输出的电 流、使第二双极晶体管BP2的发射极电流与第二双极晶体管BP2的集电极电流均为第二电 流源12输出的电流；通过选择第一电压差和第二电压差、第一电流源的输出电流、第二电 流源的输出电流、以及第一负载和第二负载的值使得所述带隙基准源电路的输出端的输出 电压的温度漂移系数为零。需要特别指出的是，但此处的PNP双极晶体管的基区栅电极是N型多晶硅层(与 集电区导电类型相反)。根据图19的电路，其输出的基准电压Vref为Vref = Vgd2+Vr2 = Vgd2+Ir2 · r2 ；其中，Vgd2为第二双极晶体管BP2的基区栅电极与集电区之间电压，Vrt为第二负载 r2上的电压，Ir2为第二负载r2上的电流；控制单元10使第一双极晶体管BPl和第二双极晶体管BP2的基区控制电极上电 压相同，因此Ir2 = I2 = (Vgd2-Vgdl-Iiri)Zr2 = AVgd/r2 ；由于第二电流源输出电流和第一电流源输出的电流总是设计成一定关系，此处假 设 I2 = IiI1 ；则Vref = Vgd2+ Δ Vgd · η · r2/ (πΓ2+Γι)；因此，δ(Vref/ δ Τ) = δ (Vgd2) / δ Τ+η · r2/ (πΓ2+Γι) · δ ( Δ Vgd) / δ T从实验数据δ (Vgd2)/δ T < 0，且 δ (AVgd)/δ T > 0 ;并且通过调整n*r2/(nr2+ri)，可以使δ (Vref/ δ τ)近似为零，获得稳定的输出电 压Vref，即通过选择第一电压差和第二电压差、第一电流源Il的输出电流、第二电流源12 的输出电流、第一负载rl和第二负载r2的值，以及Vgd和Δ Vgd的实验温度系数值，能够使 得所述带隙基准源电路的输出端的输出电压的温度漂移系数为零。本实施例中，所述第一双极晶体管BPl和第二双极晶体管ΒΡ2的大小和结构相同。为了进一步减小调节的复杂性，可以进行进一步优化，比如可以选取第一电压差 和第二电压差相同；选取第一负载为第一电阻和第二电阻，选取第二负载为第二电阻。下面以PNP型双极晶体管为例，加以说明所述虚拟接地电路工作原理。5.第五实施例本发明还提供一种带有第二实施例的双极晶体管的虚拟接地电路，具体请参照图 20，包括第一电流源II，输入端电连接至第一外置电压源；第二电流源12，输入端电连接 至第二外置电压源；串联的第一电阻Rl和第二电阻R2，一端接地；放大器K，两个输入端分 别连接至第一电流源Il和第二电流源12的输出端；所述带隙基准源电路还包括第一双 极晶体管Ρ1，发射极电连接至第一电流源Il输出端，集电极电连接至串联的第一电阻Rl和 第二电阻R2的另一端，即非接地端；第二双极晶 管Ρ2，发射极电连接至第二电流源12的 输出端，集电极电连接至串联的第一电阻Rl和第二电阻R2之间；所述第一双极晶体管Pl的基区控制电极和第二双极晶体管P2的基区控制电极连接至放大器K的输出端，所述输出 端作为虚拟接地电路的输出端，输出基准电压Vref ；所述第一双极晶体管Pl的和第二双极 晶体管P2为PNP型晶体管，所述第一双极晶体管Pl的和第二双极晶体管P2的多晶硅层的 导电类型与基区相反。所述第二外置电压源电压与第一外置电压源电压相同，均为Vdd。前述控制单元采用所述运算放大器K，所述运算放大器K作用为本领域技术人员 所习知，在此仅简短叙述.运算放大器K能根据其两个输入端的电压动态调整其输出电压， 即使其输入端(+)比输入端(_)稍微高一点点，输出电压将很高，直至输入端(+)输入的电 压与输入端㈠的电压相同；反之亦然，即使输入端㈠的输入电压比输入端⑴的电压稍 微低一点点，输出电压将很高，直至输入端(+)输入的电压与输入端(_)的电压相同。根据 上述作用原理，可以将第一双极晶体管BPl的发射极电流与第一双极晶体管BPl的集电极 电流均输出第一电流源Il输出的电流、使第二双极晶体管BP2的发射极电流与第二双极晶 体管BP2的集电极电流均输出为第二电流源12输出的电流，并最终输出获得温度系数几乎 为零的硅带隙电压。图20中的输出基准电压VMf为Vref = Vgd2+VE1 = Vgd2+IE1 · Rl = Vgd2+(n+1) · I1 · R1 ；其中，Vgd2为双极晶体管P2的栅极与漏极之间电压，Vei为第一电阻Rl上的电压， Iri = (n+1) · I1 ；Ie2 = I1 = (Vgd2-Vgdl)/R2 = AVgd/R2 ；Vref = Vgd2+(n+1) · AVgd- (R1ZR2) ；(1)为了使δνΜ /δΤ 0，δ (Vref/ δ Τ) = δ (Vgd2)/δ T+(n+1) · (R1A2) · δ (AVgd)/δ T由于δ (Vgd2)/5T < 0，且 δ (AVgd)/5T > 0 ；因此，通过调整(n+1) · (R1A2)，可以使δ (Vref/ δ τ)近似为零，获得温度系数几乎 为零的输出电压Vref。对于PNP型双极晶体管，上述δ (Vgd2) / δ T < 0基于下述推理获得Ig皿=A · Es · exp (_B/ES)；其中，A是一个常数正比于集电区面积；ES为集电区表面电场；B为常数山皿为第 一双极晶体管Pl的栅致漏电流；Es= (Vdg-Eg)/3T0X ；其中，&为硅带隙电压值(约1.2V) ；Vdg为集电区与基区栅电极之间的电压差；Τ。χ 为基区栅介质层为氧化硅时的厚度；Eg = 1. 12-2. 4 · 1(Γ4 · (Τ—300)上式由实验数值得出；其中，T为温度；δ (Igidl)/δ T = Igidl ( δ Es/ δ Τ) · (1/ES) · (1+B/ES)，由于 Igidl 代表电流源 Il 或12的输出的电流，而电流源Il或12的输出电流比较稳定，与温度无关，因此可以设定 δ (Ihdl)/δ T 近似为 +0 ；因此可以得出δ Es/ δ T 0 = (δ Vgd/ δ Τ+2. 4 · 1(Γ4)/3Τ。Χ ；因此，SVgd/ST=-2. 4 · 1(Γ4 < 0 ；
17
上述δ ( Δ Vgd) / δ τ > 0基于下述推理获得Δ Igidl = IGIDL「IGIDL2 = Igidl · (AES/ES) (1+B/ES)；其中，Igidl2为第二双极晶体管P2的栅致漏电流
AEs= A Vgd/3T0X ； Δ Vgd = 3Τ。Χ · AEs ；δ (Igidl)/δ T = Igidl (δ AEs/ δ Τ) (1/ES) · (1+B/ES)+Ig皿(Δ Es/Es2) (- δ Es/ δ Τ) (1+B/Es)+IGIDL(AEs/Es) · (-B/Es2) · ( δ Es/δ Τ) = 0;因此δ (AVgd)/5T = 3Τ。Χ · (δ ΔΕ3/δΤ) + ΔΕ3 · 3 ( δ Tox/ δ Τ)= 3Τ。Χ · (Es/ (1+B/ES)) · (( Δ Es/Es2) ( δ Es/ δ Τ) (1+B/ES) + ( Δ Es/Es) · B/Es2) ·( δ Es/ δ Τ) + Δ Es · 3 ( δ Tox/ δ Τ)= 3Τ。Χ · ( Δ Es/Es) · ( δ Es/ δ Τ) · (1+ (B/Es) / (1+B/ES) +3 · Δ Es · ( δ Tox/ δ Τ)由于δΕ3/δΤ 0，(δ Tox/δ Τ) >0，则 δ (AVgd)/5T > 0ο此处VMf = Es ·3Τ。Χ，且Vgd Eg，所述Vgd用于弯曲表面能带，以使Es足够大，以 吸引少数载流子并形成GIDL电流。参照图20，结合上述第三实施例中有关驱动PNP双极晶体管的原理的描述，本领 域技术人员可以知晓，本实施例中，基区栅电极的掺杂类型与集电区的相反，输出电压Vref 向集电区的电位靠拢，即下降一个带隙，即输出电压Vref近似为零。但是该输出电压与真 正的“地”不同，为稳定的零电压，因此不会与“地”相短路，不会受到噪声的影响。6.第六实施例本实施例还提供一种带有本发明的NPN型双极晶体管的二倍硅带隙电压电路，所 述二倍硅带隙电压电路的结构与上述虚拟接地电路结构相类似，只是其中的双极晶体管为 NPN型，因此所述二倍硅带隙电压电路的结构请参照图19及第四实施例中的相关描述，在 此不加详述。作为本发明的一个实施例，本发明提供一种具体的二倍硅带隙电压电路，具体请 参照图21，包括串联的第一电阻Rl和第二电阻R2，一端电连接至外置电压源；第一电流源 II，一端接地；第二电流源12，一端接地；放大器K，两个输入端分别连接至第一电流源Il 和第二电流源12的另一端；所述带隙基准电压源电路还包括第一双极晶体管Ni，发射极 电连接至第一电流源Il的另一端，集电极电连接至串联的第一电阻Rl和第二电阻R2的另 一端；第二双极晶体管N2，发射极电连接至第二电流源12的另一端，集电极电连接至串联 的第一电阻Rl和第二电阻R2之间；所述第一双极晶体管m的基区控制电极和第二双极晶 体管N2的基区控制电极电连接至放大器K的输出端，并作为所述二倍硅带隙电压电路的输 出端，输出基准电压Vref。所述第一双极晶体管和第二双极晶体管均为NPN型控制单元采用所述运算放大器K，控制单元，具有第一输入端、第二输入端和输出 端，第一输入端电连接至第一双极晶体管的发射极，第二输入端电连接至第二双极晶体管 的发射极，输出端电连接至所述二倍硅带隙电压电路的输出端；所述控制单元使第一双极 晶体管的发射极电流与第一双极晶体管的集电极电流均为第一电流源输出的电流、使第二 双极晶体管的发射极电流与第二双极晶体管的集电极电流均为第二电流源输出的电流；通 过选择第一电流源的输出电流、第二电流源的输出电流、以及第一负载和第二负载的值使 得所述二倍硅带隙电压电路的输出端的输出电压的温度漂移系数为零且使所述二倍硅带 隙电压电路的输出端的输出电压为硅带隙的二倍。
所述第一双极晶体管和第二双极晶体管结构相同；所述第一电压差和第二电压差 相同；所述第一负载为第一电阻和第二电阻，所述第二负载为第二电阻。所述第一端和第三 端接地；所述第二端和第四端接外置电压源。所述第一双极晶体管的和第二双极晶体管的 多晶硅层的掺杂浓度相同。所述二倍硅带隙电压电路，如图21所示，但此处的NPN双极晶体管的基区栅电极 是P型多晶硅层(与集电区导电类型相反)。参照图21，结合上述第三实施例中有关驱动NPN双极晶体管的原理的描述，本领 域技术人员可以知晓，本实施例中改变基区栅电极的掺杂类型与集电区的相反，则输出电 压Vref向集电区的电位靠拢，即增加一个带隙，即输出电压Vref为硅带隙电压的二倍，即 近似为2. 5V，该输出电压可以取代现有的2. 5V的外接电压源，且该电压的温度系数基本为 零，比较稳定，同时该电压不会受到噪声的影响。本发明的双极晶体管不但可以用于上述的虚拟接地电路和二倍硅带隙电压电路， 还可以应用于其他数字电路，例如反相器(inverter)、逻辑栅(Iogicgates)、静态随机存 储器(SRAM)等。本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域 技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的 保护范围应当以本发明权利要求所界定的范围为准。
权利要求
一种双极晶体管，包括绝缘体上硅，所述绝缘体上硅包括硅基底、依次位于硅基底上的埋氧层和顶层硅；基区、发射区和集电区，位于顶层硅内，所述基区位于发射区和集电区之间，所述发射区和集电区的导电类型相同，所述基区导电类型与发射区和集电区相反；基区栅介质层，位于顶层硅上对应于基区位置；多晶硅层，位于基区栅介质层上；发射极，通过第一接触孔与发射区电学连接；集电极，通过第二接触孔与集电区电学连接；其特征在于，还包括基区控制电极，通过第三接触孔与多晶硅层电学连接，所述多晶硅层的导电类型与基区相同，与发射区和集电区相反。
2.如权利要求1所述的双极晶体管，其特征在于，所述集电区和基区之间还包括缓冲 区，所述缓冲区的掺杂类型与集电区相同，但掺杂浓度小于集电区，所述缓冲区与集电区之 间的界面以及所述发射区与基区的界面倾斜于所述半导体衬底表面。
3.如权利要求1或2所述的双极晶体管，所述多晶硅层的掺杂浓度范围为IO19CnT3至-ι r\22 _310 cm ο
4.一种制作如权利要求1所述的双极晶体管的方法，包括提供绝缘体上硅，所述绝缘体上硅包括硅基底、依次位于硅基底上的埋氧层和顶层娃；在顶层硅上形成有源区； 在有源区内进行第一注入；在有源区内定义出基区区域，在顶层硅上对应基区区域依次形成基区栅介质层和多晶 硅层；在多晶硅层内进行第四注入，所述第四注入使多晶硅层导电类型与基区相同；在基区 以外的有源区内进行第二注入，所述第二注入的离子的导电类型与第一注入的离子的导电 类型相反，形成发射区和集电区；在顶层硅上形成第一层间介质层，覆盖所述基区栅介质层和多晶硅层； 在第一层间介质层内形成第一接触孔、第二接触孔和第三接触孔； 在第一层间介质层上形成导电层，采用导电层形成集电极、发射极以及基区控制电极， 所述发射极通过第一接触孔与发射区电学连接，所述发射极通过第二接触孔与集电区电学 连接，所述基区控制电极通过第三接触孔与多晶硅层电学连接。
5.如权利要求4所述的制作双极晶体管的方法，还包括在基区区域内进行第一附加注 入，所述第一附加注入的离子的导电类型与第一注入的离子的导电类型相同。
6.如权利要求4或5所述的制作双极晶体管的方法，在进行第二注入之后、形成第一层 间介质层之前还在基区以外的有源区内进行第三注入，所述第三注入离子导电类型与第二 注入的离子导电类型相同，形成连接所述基区和集电区缓冲区，所述第三注入的方向倾斜 于所述半导体衬底表面。
7.—种驱动如权利要求1所述的双极晶体管的方法，包括 在基区控制电极上施加第一电压；在集电极上施加第二电压； 在发射极上施加第三电压；在上述电压所形成的电场的作用下集电区表层形成少数载流子，所述少数载流子与基 区的多数载流子类型相同，并流入基区，形成栅致漏电流，构成栅致漏电流的载流子继续流 入至发射区，使基区与发射极之间的PN结正向导通。
8.如权利要求7所述的驱动双极晶体管的方法，所述基区导电类型为ρ型，集电区和发 射区导电类型为η型，所述基区控制电极上的第一电压比集电极上的第二电压低，所述发 射极上的第三电压比第一电压低。
9.如权利要求7所述的驱动双极晶体管的方法，所述基区导电类型为η型，集电区和发 射区导电类型为P型，所述基区控制电极上第一电压比集电极上第二电压高，所述发射极 上的第三电压比第二电压高。
10.一种带有权利要求1所述的双极晶体管的虚拟接地电路，包括 第一端和第二端，所述第一端和第二端之间具有第一电压差； 第一电流源，一端电连接至第一端；第一双极晶体管，发射极电连接至第一电流源的另一端； 第一负载，一端电连接至第一双极晶体管的集电极，另一端电连接至第二端； 第三端和第四端，所述第三端和第四端之间具有第二电压差； 第二电流源，一端电连接至第三端； 第二双极晶体管，发射极电连接至第二电流源的另一端； 第二负载，一端电连接至第二双极晶体管的集电极，另一端电连接至第四端； 所述第一双极晶体管的基区控制电极与第二双极晶体管的基区控制电极相电连接，并 作为所述虚拟接地电路的输出端，所述第一双极晶体管和第二双极晶体管均为PNP型；控制单元，具有第一输入端、第二输入端和输出端，第一输入端电连接至第一双极晶体 管的发射极，第二输入端电连接至第二双极晶体管的发射极，输出端电连接至所述虚拟接 地电路的输出端；所述控制单元使第一双极晶体管的发射极电流与第一双极晶体管的集电极电流均为 第一电流源输出的电流、使第二双极晶体管的发射极电流与第二双极晶体管的集电极电流 均为第二电流源输出的电流；通过选择第一电流源的输出电流、第二电流源的输出电流、以及第一负载和第二负载 的值使得所述虚拟接地电路的输出端的输出电压的温度漂移系数为零且使所述虚拟接地 电路的输出电压为零。
11.如权利要求10所述的虚拟接地电路，其特征在于，所述第一双极晶体管和第二双 极晶体管结构相同；所述第一电压差和第二电压差相同；所述第一负载为第一电阻和第二 电阻，所述第二负载为第二电阻。
12.如权利要求11所述的虚拟接地电路，其特征在于，所述第一端和第三端接外置电 压源；所述第二端和第四端接地。
13.如权利要求11所述的虚拟接地电路，所述第一双极晶体管的和第二双极晶体管的 多晶硅层的掺杂浓度相同。
14.一种带有权利要求1所述的双极晶体管的二倍硅带隙电压电路，包括第一端和第二端，所述第一端和第二端之间具有第一电压差； 第一电流源，一端电连接至第一端； 第一双极晶体管，发射极电连接至第一电流源的另一端； 第一负载，一端电连接至第一双极晶体管的集电极，另一端电连接至第二端； 第三端和第四端，所述第三端和第四端之间具有第二电压差； 第二电流源，一端电连接至第三端； 第二双极晶体管，发射极电连接至第二电流源的另一端； 第二负载，一端电连接至第二双极晶体管的集电极，另一端电连接至第四端； 所述第一双极晶体管的基区控制电极与第二双极晶体管的基区控制电极相电连接，并 作为所述二倍硅带隙电压电路的输出端，所述第一双极晶体管和第二双极晶体管均为NPN 型； 控制单元，具有第一输入端、第二输入端和输出端，第一输入端电连接至第一双极晶体 管的发射极，第二输入端电连接至第二双极晶体管的发射极，输出端电连接至所述二倍硅 带隙电压电路的输出端； 所述控制单元使第一双极晶体管的发射极电流与第一双极晶体管的集电极电流均为 第一电流源输出的电流、使第二双极晶体管的发射极电流与第二双极晶体管的集电极电流 均为第二电流源输出的电流；通过选择第一电流源的输出电流、第二电流源的输出电流、以及第一负载和第二负载 的值使得所述二倍硅带隙电压电路的输出端的输出电压的温度漂移系数为零且使所述二 倍硅带隙电压电路的输出端的输出电压为硅带隙的二倍。
15.如权利要求14所述的二倍硅带隙电压电路，其特征在于，所述第一双极晶体管和 第二双极晶体管结构相同；所述第一电压差和第二电压差相同；所述第一负载为第一电阻 和第二电阻，所述第二负载为第二电阻。
16.如权利要求15所述的二倍硅带隙电压电路，其特征在于，所述第一端和第三端接 地；所述第二端和第四端接外置电压源。
17.如权利要求15所述的二倍硅带隙电压电路，所述第一双极晶体管的和第二双极晶 体管的多晶硅层的掺杂浓度相同。
全文摘要
一种双极晶体管、双极晶体管的形成方法以及包含双极晶体管的虚拟接地电路，和二倍带隙基准电路，其中，所述双极晶体管包括绝缘体上硅，基区、发射区和集电区，基区栅介质层，位于顶层硅上对应于基区位置；多晶硅层，位于基区栅介质层上；发射极，通过第一接触孔与发射区电学连接；集电极，通过第二接触孔与集电区电学连接；基区控制电极，通过第三接触孔与多晶硅层电学连接，所述多晶硅层的导电类型与基区相同，与发射区和集电区相反。形成这种双极晶体管的工艺与传统的标准CMOS工艺完全兼容；而且双极晶体管的发射区/集电区结电容较小，通过在基区控制电极上施加电压形成基区电流，无需额外基区接触孔工艺，具有较小的输入电容。
文档编号H01L29/36GK101964359SQ200910055408
公开日2011年2月2日 申请日期2009年7月24日 优先权日2009年7月24日
发明者季明华, 秦立瑛, 肖德元 申请人:中芯国际集成电路制造(上海)有限公司