专利名称：静电放电保护装置的制作方法
技术领域：
本发明涉及半导体集成电路设计领域，特别涉及静电放电保护装置。
背景技术：
随着半导体器件功能的日趋复杂及尺寸的日趋减小，其所能承受的静电放电 (ESD,Electro Static Discharge)电压的上限值也不断减小。因而，静电放电对半导体器 件产生的不利影响也越来越严重。现有静电放电保护的设计中，常会采用特殊设计的NMOS管构成静电放电保护装 置，例如采用栅极接地(Gate Ground)的NMOS管作为静电放电器件构成静电放电保护装置。例如，结合图1和图2所示，对于采用多个并联的栅极接地的NMOS管应用于静电 放电保护的情况，各NMOS管两两共用源极或漏极，将每个NMOS的栅极、源极及基极接地 (GND)，将各NMOS管的漏极接于焊盘(PAD)上，构成静电放电保护装置。所述多个并联的栅极接地的NMOS管构成的电路在用作静电放电保护时，静电放 电电流是通过各NMOS管对应的寄生NPN管泄放掉的(图2中虚线所示)。当有静电放电脉 冲加在焊盘上时，所述静电放电脉冲也相当于加在NMOS管的漏极。随着静电放电电压的升 高，NMOS管会有一个流向P阱的漏电流。由于每个寄生NPN管的基极都通过一个P阱电阻 与P阱接触相连接，所述P阱电阻实际就是寄生NPN管的基极电阻。当所述漏电流流过这 些P阱电阻时就在电阻上产生压降，鉴于NMOS管的基极接地，因此电阻上的压降就等于寄 生NPN管的基极电压。当寄生NPN管的基极电压足够高使得寄生NPN管的基极-发射极发 生正偏时，寄生NPN管导通开始泄放静电放电电流。通过分析可以发现，由于各个NMOS管处的漏电流在相同的漏极电压下都相同，所 以各NMOS管对应的寄生NPN管的开启就取决于所述寄生NPN管的基极电阻的大小。而越 处于图2所示截面结构中间的寄生NPN管，其基极电阻越大，例如基极电阻&就大于基极电 阻队。相应地，处于结构中间的寄生NPN管也就越容易开启。因此，在焊盘面临静电放电脉 冲时，总是位于截面结构中间的寄生NPN管先开启，而此时两边的寄生NPN管并未开启。当 任意一个或几个寄生NPN管开启，就可以认为所述的静电放电保护装置开始工作，而这一 开启点所对应的电压就是所述静电放电保护装置的触发电压。参照图3所示，Vtl即是所述静电放电保护装置的触发电压。一旦一个或几个寄生 NPN管开启，静电放电电流通过开启的寄生NPN管泄放掉，焊盘上的静电放电电压会迅速被 拉低至Vh，反映到图3中有一个电压回滞现象。随后随着静电放电电压的继续升高，流过寄 生NPN管的静电放电电流越来越大。当焊盘上的静电放电电压上升至Vt2时(通常称这个 电压点为静电放电保护器件的二次击穿点)，焊盘上的静电放电电压会再次变小，此时电压 变小的原因是所述开启的寄生NPN管已被烧毁了。从以上分析可以发现，整个静电放电过程中，只有中间部分最先开启的一些寄生 NPN管在放电。而直到这些寄生NPN管被烧毁，两边的寄生NPN管由于基极电压一直未超过开启电压来使得基极-发射极发生正偏，因此始终不能正常开启，相应地，这些寄生NPN管 就不能进行静电放电，也就不能起到静电放电保护作用。因此，图2所示的静电放电保护装 置中，只有部分栅极接地的NMOS起作用。该结果是由于各寄生NPN管的导通均勻性不好引 起的，如此不仅造成了器件资源的浪费(设计了栅极接地的NMOS却未起作用)，相应静电放 电保护的质量也较低。为解决上述导通均勻性不好的问题，现有技术也提出了一些解决方案。例如，参照 图4所示，现有技术的另一种静电放电保护装置的等效电路包括在焊盘和接地线之间串 接的电阻和电容；连接于电阻和电容之间的反相器，所述反相器中的PMOS管的源极与焊盘 相连，NMOS管的源极接地(GND)；基极连接于所述反相器的输出的栅极接地的NMOS管。当所 述焊盘面临静电放电脉冲时，由于电容、电阻的耦合、延迟作用，使得所述反相器中的PMOS 管导通，有电流通过PMOS管流入栅极接地的NMOS管所在衬底，该电流较大，可以有效使得 栅极接地的NMOS管对应的寄生NPN管的基极-发射极发生正偏，从而寄生NPN管会开启实 现静电放电电流的泄放。由此可以推得，当多个栅极接地的NMOS管都采用这种与反相器的 连接方式时，前述导通不均勻的问题将获得一定改善。然而，所述静电放电保护装置虽然能够改善所述寄生NPN管导通不均勻的问题， 但额外的触发电路部分(反相器以及电阻和电容结构)都会增加静电放电保护装置的面 积。并且，焊盘上的电容也将增加，在一些特殊应用中，例如高频应用、模拟电路应用，这种 焊盘电容增加的情况是不允许的。
发明内容
本发明解决现有技术静电放电保护装置所占面积较大，且并不适合于一些高频应 用及模拟电路应用的场合的问题。为解决上述问题，本发明提供一种静电放电保护装置，包括多个并联且形成于同 一深阱的栅极接地的NMOS管，其中各NMOS管的漏极均接于焊盘，至少处于中间位置的一个 NMOS管的源极和基极相连，并通过阱电阻接地。其他NMOS管的基极、源极均接地。与现有技术相比，上述静电放电保护装置具有以下优点在处于中间位置的NMOS 管对应的寄生NPN管最先导通后，通过该处于中间位置的NMOS管的基极向深阱注入静电放 电电流，提升其他寄生NPN管的基极电压，使得其他寄生NPN管的基极-发射极正偏而导 通。此时，所有寄生NPN管都能导通进行静电放电电流的泄放，从而所述静电放电保护装置 的导通均勻性较好。并且，所述静电放电保护装置并未引入额外的触发电路来使得寄生NPN管导通， 也节省了面积。此外，所述静电放电保护装置也并未引入电容结构，因而其不会增加焊盘上的电 容，从而更适合高频应用及模拟电路应用的场合。
图1是现有技术的一种具有栅极接地的NMOS管的静电放电保护装置的等效电路 示意图；图2是对应图1的多个栅极接地的NMOS管构成的静电放电保护装置的器件截面示意图；图3是图2所示静电放电保护装置的电流-电压曲线图；图4是现有技术的另一种具有栅极接地的NMOS管的静电放电保护装置的等效电 路示意图；图5是本发明静电放电保护装置的一种实施例中栅极接地的NMOS管的连接关系 的等效电路示意图；图6是对应图5所示静电放电保护装置的器件截面示意图；图7为现有技术多个并联的栅极接地的NMOS管构成的静电放电保护装置与本发 明实施例的静电放电保护装置的电流-电压曲线对比图。
具体实施例方式通过前述现有技术的说明可以发现，对于多个并联的栅极接地的NMOS管构成的 静电放电保护装置，由于各NMOS管所在位置不同，因而必然造成各NMOS管对应的寄生NPN 管的基极电阻也不同。根据前述分析，处于中间位置的栅极接地的NMOS管对应的寄生NPN 管最先导通也不可避免。鉴于此，若可以利用最先导通的栅极接地的NMOS管来向衬底提供 类似于前述提及的漏电流的外加电流，则有助于使得其他NMOS管对应的寄生NPN管的导ο基于此设计思路，本发明静电放电保护装置的一种实施方式包括多个并联且形 成于同一深阱的栅极接地的NMOS管，其中各NMOS管的漏极均接于焊盘，至少处于中间位置 的一个NMOS管的源极和基极相连，其他NMOS管的基极、源极均接地。上述实施方式中，由于处于中间位置的NMOS管对应的寄生NPN管的基极电阻最 大，焊盘在面临静电放电脉冲时，处于中间位置的NMOS管对应的寄生NPN管会最先导通，从 所述寄生NPN管的集电极(NM0S管的漏极)向发射极(NM0S管的源极)对静电放电电流进 行泄放。此时由于所述处于中间位置的NMOS管的基极和源极相连，该静电放电电流将经由 所述基极流入P阱。当所述静电放电电流流经其他NMOS管对应的寄生NPN管的基极电阻 时，将在基极电阻上产生压降，从而提升其他寄生NPN管的基极电压。由于静电放电电流一 般都较大，将使得其他寄生NPN管的基极电压迅速提升，从而其他寄生NPN管的基极-发射 极也能迅速正偏而导通。此时，所有寄生NPN管都能导通进行静电放电电流的泄放，从而所 述静电放电保护装置的导通均勻性较好。并且，通过对上述实施方式的静电放电保护装置的分析可以看到，所述静电放电 保护装置实际是将处于中间位置的NMOS管作为触发其他NMOS管对应的寄生NPN管开启的 触发电路。简而言之，可以认为所述静电放电保护装置是一种自触发的结构，因而所述静电 放电保护装置无需引入额外的触发电路，相对于现有技术需引入额外的触发电路(例如图 4中的反相器及电阻、电容结构)所述静电放电保护装置的面积更小。此外，由于无需引入例如图4中的额外触发电路，所述静电放电保护装置也不会 增加焊盘上的电容，从而更适合高频应用及模拟电路应用的场合，其应用范围相对于现有 技术来说也更广泛。以下基于一个静电放电保护装置的实例进一步详细说明静电放电保护装置的工 作过程。
结合图5和图6所示，本发明静电放电保护装置的一种实施例包括6个并联的栅 极接地的匪OS管M1 M6。其中，匪OS管礼、M2共用漏极，匪OS管M5、M6共用漏极，匪OS管 M3、M4共用漏极。NMOS管MpMyMpM6的接法相同，均为漏极接焊盘，源极及基极接地(GND)。 而栅极接地的NMOS管M3及M4则是漏极接焊盘，源极及基极相连，且M3及M4的基极相连。当有静电放电脉冲加在焊盘上时，所述静电放电脉冲也相当于加在各NMOS管的 漏极。随着静电放电电压的升高，各NMOS管都会有一个流向P阱的漏电流。由于每个寄生 NPN管的基极都通过一个P阱电阻与P阱接触相连接，所述P阱电阻实际就是寄生NPN管的 基极电阻。对于匪03管虬 礼，其各自对应的寄生NPN管的基极电阻分别为R11 R16。当 所述漏电流流过各寄生NPN管的基极电阻时就在电阻上产生压降，基极电阻上的压降就等 于各寄生NPN管的基极电压。当寄生NPN管的基极电压足够高使得寄生NPN管的基极-发 射极发生正偏时，寄生NPN管就导通开始泄放静电放电电流。显然，NMOS管M3、M4对应的寄生NPN管的基极电阻R13、R14的阻值最大，因此，当所 述漏电流流过基极电阻R13、R14产生压降时，NMOS管M3、M4对应的寄生NPN管的基极-发射 极将最先发生正偏而导通。NMOS管M3、M4对应的寄生NPN管在导通后就开始泄放静电放电 电流。具体地说，NMOS管M3、M4对应的寄生NPN管就存在沿集电极-发射极方向的电流，即 此时NMOS管M3、M4的源极存在静电放电电流。由于NMOS管M3、M4的基极与源极相连，所述 静电放电电流将沿图6中直线虚箭头的方向从NMOS管M3、M4的源极向基极传输。接着，所 述静电放电电流还会进一步经由NMOS管M3、M4的基极沿图6中曲线虚箭头方向流入P阱。此时，当流入P阱的所述静电放电电流流过NMOS管Mp M2, M5, M6各自对应的寄生 NPN管的基极电阻时，同样会在电阻上产生压降，也即NMOS管M1、M2、M5、M6各自对应的寄生 NPN管的基极电压将因静电放电电流的流过而提升。由于静电放电电流一般都较大，NMOS 管Mp M2, M5, M6各自对应的寄生NPN管的基极电压也将迅速提升至使得基极-发射极发生 正偏的程度，例如基极-发射极电压达到0. 7V。此时，NMOS管M1JyMpM6各自对应的寄生 NPN管也导通，开始泄放静电放电电流。通过对所述静电放电保护装置的实施例的工作过程分析可以看到，当NMOS管M3、 M4各自对应的寄生NPN管最先导通后，静电放电电流经由NMOS管M3、M4流入P阱，从而触发 NMOS管MpMyM5, M6各自对应的寄生NPN管开启。此时，各NMOS管对应的寄生NPN管全部 开启，因而所述静电放电保护装置的实施例具有良好的导通均勻性。本实施例的静电放电保护装置为偶数个并联的NMOS管，由于其中的NMOS管M3、M4 会同时最先导通，因而NMOS管礼為的基极和源极相连，构成自触发电路。可以很容易推得， 当静电放电保护装置为奇数个并联的NMOS管时，处于最中间的那个NMOS管会最先导通，因 而该最中间的那个NMOS管的基极和源极相连，构成自触发电路。图7为例如图2所示现有技术多个并联的栅极接地的NMOS管构成的静电放电保 护装置与例如图6所示本发明实施例的静电放电保护装置的电流-电压曲线对比图。参照 图7所示，曲线100上数据点代表现有技术静电放电保护装置的各阶段电流-电压数据，而 曲线200上数据点代表本发明实施例的静电放电保护装置的各阶段电流-电压数据。所述 电流、电压均为从焊盘上获得的电流、电压值。可以很明显地看到，由于本发明实施例的静 电放电保护装置具有良好的导通均勻性，换言之，静电放电保护装置中的各NMOS管对应的 寄生NPN管都能开启来进行泄放静电放电电流的工作，因而，相对于现有技术的静电放电保护装置，本发明实施例的静电放电保护装置在焊盘面临静电放电脉冲时，各NMOS管对应 的寄生NPN管所承受的静电放电电流也更均勻，相应地，本发明实施例的静电放电保护装 置所能承受的静电放电电压的容限值也更高。综上所述，本发明静电放电保护装置在处于中间位置的NMOS管对应的寄生NPN管 最先导通后，通过该处于中间位置的NMOS管的基极向衬底引入静电放电电流，提升其他寄 生NPN管的基极电压，使得其他寄生NPN管的基极-发射极正偏而导通。此时，所有寄生 NPN管都能导通进行静电放电电流的泄放，从而所述静电放电保护装置的导通均勻性较好。并且，所述静电放电保护装置并未引入额外的触发电路来使得寄生NPN管导通， 也节省了面积。此外，所述静电放电保护装置也并未引入电容结构，因而其不会增加焊盘上的电 容，从而更适合高频应用及模拟电路应用的场合。虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术 人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。
权利要求
1.一种静电放电保护装置，包括多个并联且形成于同一深阱的栅极接地的NMOS管， 其中各NMOS管的漏极均接于焊盘，至少处于中间位置的一个NMOS管的源极和基极相连并 通过阱电阻接地，其他NMOS管的基极、源极均接地。
2.如权利要求1所述的静电放电保护装置，其特征在于，所述静电放电保护装置包括 奇数个并联的栅极接地的NMOS管，处于中间位置的一个NMOS管的源极和基极相连并通过 阱电阻接地。
3.如权利要求1所述的静电放电保护装置，其特征在于，所述静电放电保护装置包括 偶数个并联的栅极接地的NMOS管，处于中间位置的两个相邻NMOS管的源极和基极相连并 通过阱电阻接地，且该两个相邻NMOS管的基极也相连。
4.如权利要求1所述的静电放电保护装置，其特征在于，所述NMOS管所在深阱为P型 深阱。
5.如权利要求1所述的静电放电保护装置，其特征在于，所述NMOS管所在衬底为P型 衬底。
全文摘要
一种静电放电保护装置，包括多个并联且形成于同一深阱的栅极接地的NMOS管，其中各NMOS管的漏极均接于焊盘，至少处于中间位置的一个NMOS管的源极和基极相连，并通过阱电阻接地。其他NMOS管的基极、源极均接地。所述静电放电保护装置具有良好的导通均匀性，且更节省面积，也更适合高频应用及模拟电路应用等场合。
文档编号H01L23/60GK102054840SQ20091019836
公开日2011年5月11日 申请日期2009年11月5日 优先权日2009年11月5日
发明者单毅 申请人:上海宏力半导体制造有限公司