半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件和用于制造半导体器件的制方法，并且更具体而言，涉及一种包括由碳化硅制成的具有至少一个主表面的晶片的半导体器件以及制造半导体 器件的方法。
背景技术：
近年来，碳化硅(SiC)越来越多地用作形成诸如晶体管和二极管的半导体器件的 材料，以便使击穿电压增加和损耗降低，以及还使得可在高温环境等中使用。碳化硅用作宽 带隙半导体，具有比通常广泛地用作形成半导体器件材料的硅(Si)的带隙更大的带隙。因 而，当采用碳化硅作为形成半导体器件的材料时，在该半导体器件中可以实现击穿电压增 力口、导通电阻减小等。此外，与利用硅作为材料形成的半导体器件相比较，利用碳化硅作为 材料形成的半导体器件还具有在高温环境中使用时特性劣化相对小的优点。在多种结构中已经提出了几种采用具有上述优良特性的SiC作为材料的半导体 器件(例如，参见日本专利特开No. 2003-068762 (专利文献1))。此外，在制造利用SiC 作为材料形成的半导体器件的工艺中，杂质常常通过离子注入被引入到由SiC制成的晶 片中。由此，还提出了用于满意地实施离子注入的各种方法(例如，参见日本专利特开 No. 2006-332180 (专利文献2)和日本专利特开No. 2008-147576 (专利文献3))。现有技术文献专利文献专利文献1 日本专利特开No. 2003-068762专利文献2 日本专利特开No. 2006-332180专利文献3 日本专利特开No. 2008-14757
发明内容
本发明要解决的问题然而，利用SiC作为材料形成的诸如晶体管的半导体器件，还会造成不能实现本 来应该实现的诸如击穿电压的特性的问题。由此，本发明的目的是提供一种半导体器件， 其允许更可靠地实现使用SiC作为材料本来可实现的特性，以及制造这种半导体器件的方法。解决问题的方式根据本发明的半导体器件包括由碳化硅制成的具有至少一个主表面的晶片；以 及电极，所述电极形成在一个主表面上。该晶片包括离子注入区，所述离子注入区被形成为 包括所述一个主表面。此外，该离子注入区包括基区和突出区，所述基区被设置成包括所述 一个主表面，所述突出区连接到基区并且在与电极相反的方向上延伸。此外，基区在沿着所 述一个主表面的方向上的宽度比突出区大。电极被设置成与离子注入区接触，使得如从平 面图观察时电极全部位于离子注入区上。
本发明的发明人详细研究了在利用SiC作为材料形成的诸如晶体管的半导体器 件中本来应该实现的如上所述的诸如击穿电压的特性而没有实现的原因。结果，为实现本 发明获得了如下 发现。通常，利用SiC作为材料形成的半导体器件的制造工艺常用如下方式进行在SiC 晶片上形成离子注入区，然后，由诸如镍(Ni)的金属制成的金属电极被形成为与离子注入 区接触。在如上所述的制造工艺中，形成金属电极的金属与形成晶片的SiC之间的合金反 应继续进行以使得金属扩散到晶片中。当这种扩散导致金属延伸到离子注入区的外部时， 诸如要制造的半导体器件的击穿电压的特性被劣化，其引起不能获得本来可实现特性的问 题。上述问题通常是由与注入离子的方向垂直的方向上的金属扩散引起的。在这种情况下，上述问题可以通过充分降低金属电极的平面形状相对于离子注入 区的平面形状的尺寸来解决。为此，与常规情况相比较，应当降低金属电极的尺寸或者应当 增加离子注入区的平面形状的尺寸。然而，近年来逐渐减小了半导体器件的结构尺寸，其使 得难以将金属电极构造成具有的平面形状尺寸比过去的平面形状更小。此外，考虑到半导 体器件结构的尺寸减小的发展，也难以将离子注入区构造成具有的平面形状尺寸比过去的 平面形状更大。相反，在根据本发明的半导体器件中，被形成为与电极接触的离子注入区包括基 区和突出区，所述基区被设置成接触电极，所述突出区从与电极相反的方向上的基区延伸。 基区的宽度比突出区大。因此，在应该接触电极的基区中，确保基区具有足以使金属从电极 扩散以落入到离子注入区中的宽度，以由此抑制半导体器件的特性劣化。另一方面，在与电 极分隔开的以减小金属从电极扩散延伸到突出区的可能性的突出区中，可以采用宽度减小 的突出区来减小半导体器件的结构尺寸。如上所述，根据本发明的半导体器件，可以提供一 种半导体器件，其能够更可靠地实现通过采用SiC作为材料本来可实现的特性。为了确保金属从电极扩散以落入到离子注入区中，优选的是电极被设置成接触离 子注入区，使得从平面图观察时电极全部位于突出区的上方。上述的半导体器件可以是结型场效应晶体管(JFET)，并且上述的电极可以是栅电 极。因此，栅极长度被减小成在抑制由形成栅电极的金属扩散引起的击穿电压的降低 的同时不压抑JFET的尺寸减小，结果可以确保高的击穿电压。此外，在该JFET中，在沿着 晶片的上述一个主表面的方向上的突出区的宽度对应于沟道长度。因此，基区被构造成具 有在上述一个主表面的方向上的宽度，其允许形成栅电极，并且突出区被构造成具有比该 宽度更窄的宽度，结果可以减小沟道长度。结果，可以提供一种具有比常规情形低的导通电 阻并且允许高速切换的JFET。在上述半导体器件中，晶片可以包括第一导电型的第一层；第二导电型层，所述第 二导电型层的导电类型不同于第一导电型的第一层，且被设置在第一导电型的第一层上并 与之接触；以及第一导电型的第二层，所述第一导电型的第二层的导电类型与第一导电型 的第一层相同，且被设置在第二导电型层上并与所述第二导电型层接触。当将该构造应用到与JFET相对应的上述半导体器件时，在JFET断开的状态下，耗 尽层在晶片厚度的方向上延伸以使在漂移区内电场分布均勻，这导致栅电极附近的电场集 中的缓和。结果，可以抑制由于电场集中引起的击穿。
优选地，在上述半导体器件中，基区在晶片厚度方向上的厚度小于或等于从一个主表面到第一导电型的第二层与第二导电型层之间的界面的距离。因此，在位于与基区的电极相反侧上的尖端的外围附近，电场集中可以被缓和。结 果，可以更可靠地抑制半导体器件的击穿电压的降低。优选地，在上述半导体器件中，基区在沿着一个主表面的方向上的宽度比突出区 大0. 2 μ m或更大且1. 0 μ m或更小。通常，被形成为接触离子注入区的由诸如Ni的金属制成的电极具有大约500至 1000A的厚度。在这种情况下，由与SiC合金反应引起的金属扩散的距离为大约0. 1 μ m。 因此，考虑到如上所述的金属扩散距离的余量，优选的是基区宽度比突出区大0. 2 μ m或更 大。具有的宽度比突出区的宽度大超过1. 0 μ m的基区会干扰半导体器件结构的尺寸减小。 因此，优选的是基区被调节成具有的宽度比突出区的宽度大0. 2 μ m或更大且1. 0 μ m或更 小。此外，当半导体器件结构的尺寸减小非常重要时，优选的是基区被调节成具有的宽度比 突出区的宽度大0. 2 μ m或更大且0. 6 μ m或更小。优选地，在上述的半导体器件中，基区具有0. 3 μ m或更大的厚度。由本发明的发明人进行试验的结果示出具有小于0.3μπι厚度的基区会导致在 基区的厚度方向上金属扩散到基区的外部。因而，优选基区具有0.3 μ m或更大的厚度。要 注意，具有的厚度超过0.4μπι的基区会妨碍半导体器件结构尺寸的减小。因而，优选基区 具有0.4μπι以下的厚度。制造根据本发明的半导体器件的方法包括步骤制备晶片；形成阻挡层；在阻挡 层中提供开口 ；在晶片中形成第一区；扩大开口 ；在晶片中形成第二区；以及形成金属膜。制备晶片的步骤包括制备由碳化硅制成的具有至少一个主表面的晶片的步骤。形 成阻挡层的步骤包括在所述一个主表面上形成阻挡层，用于阻挡离子注入到晶片中。在该 晶片中形成第一区的步骤包括利用其中提供开口的阻挡层作为掩模注入第一导电型离子 的步骤，以在晶片中形成具有注入到其内的第一导电型离子的第一区。扩大开口的步骤包 括扩大用于形成第一区的阻挡层的开口的步骤。在晶片中形成第二区的步骤包括利用具有 扩大开口的阻挡层作为掩模，以比晶片中形成第一区的步骤中的注入深度更浅的深度注入 第一导电型离子的步骤，以在晶片中形成具有注入其内的第一导电型离子的第二区。形成 金属膜的步骤包括在晶片上形成金属膜使得如从平面图观察时金属膜全部位于第二区上 的步骤。在制造根据本发明的半导体器件的方法中，根据第一区的期望形状，在阻挡层中 提供开口，并且利用阻挡层作为掩模进行离子注入以形成第一区。然后，扩大阻挡层的开口 以再次进行离子注入，以形成第二区。因此，制造根据本发明的半导体器件的方法，可以很 容易地制造如上所述的本发明的半导体器件，其包括具有基区和突出区的离子注入区。另 夕卜，为了使金属扩散从金属膜更可靠地落在离子注入区内，优选的是在晶片上形成金属膜 的步骤包括形成金属膜以便如从平面图观察时全部位于第一区上的步骤。优选地，在用于制造半导体器件的上述制造方法中，形成阻挡层的步骤包括形成 包括钛层和在钛层上设置的钨层的阻挡层的步骤；该阻挡层包括钛层和在钛层上设置的二 氧化硅层，或者阻挡层包括二氧化硅层、在二氧化硅层上设置的钛层和在钛层上设置的钨 层。
形成阻挡层的层可以包括具有阻挡离子注入到晶片中的良好能力的钨(W)层和二氧化硅(SiO2)层。在阻挡层中提供开口的步骤中，开口通常可以通过诸如干法蚀刻的蚀 刻提供在阻挡层中。在这种情况下，当采用仅由W层或SiO2层制成的阻挡层时，蚀刻不仅对 阻挡层有影响而且对晶片有影响，其会导致对晶片的损伤。相反，当形成在对W层或3102层 蚀刻的情况下耐受蚀刻的钛(Ti)层作为晶片与W层或SiO2层之间的蚀刻停止层时，能够抑 制对晶片的损伤。另外，当Ti层减小厚度、例如减小至大约IOOnm时，甚至在Ti层还保留 的情况下也可以进行离子注入。此外，还可以形成SiO2层作为Ti层与晶片之间的牺牲层， 以便促进在完成离子注入之后从晶片去除被形成为蚀刻停止层的Ti层的工艺。此外，通过 利用氨水和充氧水(oxygenated water)等的混合溶液，可以相对于SiO2层选择性地去除 Ti层。换句话说，可以采用具有阻挡离子注入的良好能力的W层或SiO2层作为形成阻挡 层的层。在这种情况下，可优选的是，形成Ti层作为晶片与W层或SiO2层之间的蚀刻停止 层。此外，当形成Ti层作为蚀刻停止层时，为了便于去除Ti层，更可优选的是，形成SiO2层 作为Ti层与晶片之间的牺牲层。优选地，在制造半导体器件的上述方法中，扩大开口的步骤包括扩大开口使得从 平面图观察时开口的外围边缘在周边增加了 0. Ιμπι或更大且0.5μπι以下。如上所述，由合金反应引起的形成金属膜(电极)的金属的扩散距离为大约 O-Ium0因此，当扩大开口使得开口的外围边缘在周边增加0. 1 μ m或更大时，可以形成第 二区使得确保用于金属扩散距离的余量。另外，具有比突出区的宽度大超过Ι.Ομπι的宽度 的基区会妨碍半导体器件结构的尺寸减小。因此，优选的是扩大开口使得开口的外围边缘 在周边增加0.5μπι以下。此外，当半导体器件的结构尺寸减小非常重要时，优选扩大开口 使得开口的外围边缘在周边增加0. 3μπ 以下。优选地，在制造半导体器件的上述方法中，在晶片中形成第二区的步骤包括形成 具有0. 3 μ m或更大厚度的第二区的步骤。如上所述，优选形成离子注入区的基区具有0.3μπι或更大的厚度。因此，可优选 的是，在晶片中形成第二区的步骤包括形成具有0.3μπι或更大厚度的第二区的步骤。相 反，如上所述，具有超过0. 4 μ m厚度的基区会妨碍半导体器件结构的尺寸减小。因此，可优 选的是，在晶片中形成第二区的步骤包括形成具有0. 4μ m以下厚度的第二区。在制造半导体器件的上述方法中，半导体器件可以是结型场效应晶体管，并且金 属膜可以是栅电极。结果，可以容易地制造JFET，其具有减小的栅极长度，以便在抑制由形 成栅电极的金属的扩散引起的击穿电压降低的同时不抑制尺寸减小，以由此能够确保高的 击穿电压。发明效果通过上述说明很显然，根据本发明的半导体器件及其制造方法，可以提供一种能 够更可靠地实现通过使用SiC作为材料而本来可实现的特性的半导体器件，以及制造这种 半导体器件的方法。


图1是示出本发明第一实施例中的JFET构造的示意性横截面图。
图2是示出制造JFET方法的概要的流程图。图3是示出制造JFET方法的示意性横截面图。图4是示出制造JFET方法的示意性横截面图。图5是示出制造JFET方法的示意性横截面图。
图6是示出制造JFET方法的示意性横截面图。图7是示出制造JFET方法的示意性横截面图。图8是示出制造JFET方法的示意性横截面图。图9是示出制造JFET方法的示意性横截面图。图10是示出制造JFET方法的示意性横截面图。图11是示出制造JFET方法的示意性横截面图。图12是示出制造JFET方法的示意性横截面图。图13是示出制造JFET方法的示意性横截面图。
具体实施例方式在下文中参考附图将描述本发明的实施例，其中相同或相应的部件用相同的附图 标记标注，并将不再重复对它们的描述。参考图1，根据本实施例的JFET 1包括由具有η型导电性的SiC制成的η型衬底 11、在η型衬底11上形成的第一 ρ型层12、在第一 P型层12上形成的η型层13和在η型 层13上形成的第二 ρ型层14。在这种情况下，ρ型层和η型层中的每个是分别由具有ρ型 导电性和η型导电性的SiC制成的。η型衬底11、第一 ρ型层12、η型层13和第二 ρ型层 14构成由SiC制成的晶片10。第二 ρ型层14和η型层13中的每个具有在其中形成的、包含浓度比η型层13的 浓度更高(例如，大约lX102°cm_3)的η型导电性杂质(η型杂质)的第一 η型区15和第二 η型区17。此外，包含浓度比第一 ρ型层12和第二 ρ型层14更高(例如，大约1 X 1018cm_3) 的P型导电性杂质(P型杂质)的第一 P型区16被形成为插入在第一 η型区15与第二 η 型区17之间。换句话说，第一 η型区15、第一 ρ型区16和第二 η型区17中的每个被形成 为穿过第二 P型层14延伸到η型层13。此外，第一 η型区15、第一 ρ型区16和第二 η型 区17中的每个的底部被设置成与第一 ρ型层12的上表面(第一 ρ型层12与η型层13之 间的界面)分隔开。此外，沟槽51被形成在第一 η型区15的与第一 ρ型区16相反的一侧上，使其从 第二 P型层14的上表面14Α (与η型层13相反侧上的主表面)穿过第二 ρ型层14延伸到 η型层13。换句话说，沟槽51的底壁51Α与第一 ρ型层12和η型层13之间的界面分隔开 并位于η型层13内。此外，包含浓度比第一 ρ型层12和第二 ρ型层14更高(例如，大约 1 X IO18CnT3)的ρ型杂质的第二 ρ型区23被形成为从沟槽51的底壁51Α穿过η型层13延 伸到第一 ρ型层12。第二 ρ型区23的底部与η型衬底11的上表面(η型衬底11与第一 ρ 型层12之间的界面)分隔开。此外，用作欧姆接触电极的源接触电极19、栅接触电极21、漏接触电极22和电位 保持接触电极24中的每个被形成为分别与第一 η型区15、第一 ρ型区16、第二 η型区17和 第二 ρ型区23中的每个的上表面接触。源接触电极19、栅接触电极21、漏接触电极22和电位保持接触电极24例如由Ni (镍)制成。另外，用作欧姆接触电极的源接触电极19、栅接触电极21、漏接触电极22和电位保持接触电极24中的每个被形成在它们各自相邻的欧姆接触电极上，并且氧化物膜18插 入其间。更具体地，在第二 P型层14的上表面14A处，在沟槽51的底壁51A和侧壁51B处， 用作绝缘膜的氧化物膜18被形成为覆盖除了形成源接触电极19、栅接触电极21、漏接触电 极22和电位保持接触电极24之外的整个区域。从而，邻接的欧姆接触电极彼此绝缘。此外，源极布线25、栅极布线26和漏极布线27被形成为分别与源接触电极19、栅 接触电极21和漏接触电极22中的每个的上表面接触，并且电连接到每个欧姆接触电极。 源极布线25还与电位保持接触电极24的上表面接触，并且还电连接到电位保持接触电极 24。换句话说，源极布线25被形成为从源接触电极19的上表面延伸到电位保持接触电极 24的上表面上，这使得电位保持接触电极24保持在与源接触电极19的电位相同的电位。 例如，源极布线25、栅极布线26和漏极布线27中的每个由诸如Al的导体制成。源接触电 极19和源极布线25构成源电极41。栅接触电极21和漏极布线26构成栅电极42。漏接 触电极22和漏极布线27构成漏电极43。此外，钝化膜44被形成为覆盖源电极41、栅电极 42、漏电极43和氧化物膜18中的每个的上表面。该钝化膜44例如由SiO2制成，并且用于 使源电极41、栅电极42和漏电极43与外部电绝缘，同时具有保护JFET 1的功能。第一 ρ型区16和第二 ρ型区23中的每个通过离子注入形成的离子注入区。第一 P型区16具有基区16A，其被设置为包括第二 P型层14的上表面14A ；和突出区16B，所述 突出区16B在与栅接触电极21相反的方向上从基区16A延伸。基区16A在沿着第二 ρ型 层14的上表面14Α的方向上具有比突出区16Β的宽度《2大的宽度Wl。此外，与上述第一 ρ 型区16的情况一样，第二 ρ型区23也具有基区23A，其被设置为包括沟槽51的底壁51A ； 和突出区23B，所述突出区23B在与电位保持接触电极24相反的方向上从基区23A延伸。 基区23A在沿着沟槽51的底壁51A的方向上具有比突出区23B的宽度大的宽度。因此，用作根据本实施例的半导体器件的JFET 1包括由SiC制成的晶片10和 栅接触电极21，所述栅接触电极21被形成在与晶片10的一个主表面相对应的第二 ρ型层 14的上表面14A上。晶片10包括被形成为包括上表面14A的作为离子注入区的第一 ρ型 区16。第一 ρ型区16包括基区16Α和突出区16Β，所述基区16Α被设置为包括上表面14Α， 所述突出区16Β被连接到基区16Α并且在与栅接触电极21相反的方向上延伸。此外，基区 16Α在沿着上表面14Α的方向上具有比突出区16Β的宽度W2大的宽度巧。栅接触电极21 被设置为与第一 P型区16接触，使得如从平面图观察时栅接触电极21全部位于第一 ρ型 区16上。然后，在下文中将描述JFET 1的操作。参考图1，在栅电极42具有的电压大于或 等于阈值电压的情况下，在第一 P型区16与第二 η型区17之间插入的区域、在上述插入区 与第一 P型层12之间插入的区域(漂移区)以及在第一 ρ型区16和第一 ρ型层12之间 插入的区域(沟道区)在η型层13中没有损耗，其中，第一 η型区15和第二 η型区17通 过η型层13彼此电连接。从而，从第一 η型区15向第二 η型区17移动的电子造成电流流 动。另一方面，当负电压施加到栅接触电极21上时，会发生如上所述的沟道区和漂移 区中的损耗，这造成第一 η型区15和第二 η型区17彼此电中断的状态。因此，电子不能从第一 η型区15向第二 η型区17移动，这防止了电流流动。在根据本实施例的JFET 1中，被形成为与栅接触电极21接触的第一 ρ 型区16包 括基区16Α和突出区16Β，所述基区16Α被设置成与栅接触电极21接触，所述突出区16Β 在与栅接触电极21相反的方向上从基区16Α延伸，其中基区16Α具有比突出区16Β宽度W2 更大的宽度Wl。从而，在与栅接触电极21接触的基区16A中，确保基区16A具有足以允许 金属(例如，Ni)从栅接触电极21扩散以落入第一 ρ型区16内的宽度，由此抑制JFET 1击 穿电压的降低。相反，在与栅接触电极21分隔开以降低金属从栅接触电极21扩散延伸到 突出区16B的可能性的突出区16B中，可以采用减小突出区16B的宽度，来减小JFET 1的 结构尺寸。更具体地，参考图1，在使用SiC作为材料形成的JFET 1的制造工艺中，在由SiC 制成的晶片10中形成与离子注入区相对应的第一 ρ型区16，然后，由诸如Ni的金属制成的 栅接触电极21被形成为与第一 ρ型区16接触。在这种情况下，会发生形成栅接触电极21 的金属与形成晶片10的SiC之间的合金反应，这引起金属扩散到晶片10中，以形成扩散区 21A。在这种情况下，当第一 ρ型区16具有的宽度为W2时，扩散区21A延伸到第一 ρ型区 16的外部，这造成应该由ρη结确保的击穿电压减小。另一方面，在根据本实施例的JFET 1 中，由于形成具有的宽度为W1的基区16Α，所以可以防止扩散区21Α延伸到第一 ρ型区16 的外部。因此，JFET 1可以用来抑制由金属扩散导致的击穿电压降低。另外，由于与栅接 触电极21充分分隔开的突出区16Β被构造成具有比W1更小的宽度W2，所以栅极长度可以 保持很短，以由此适合减小JFET 1的结构尺寸。此外，在如上所述的JFET 1中，沿着上表 面14Α的方向上突出区16Β的宽度W2对应于沟道长度。因而，基区16Α被构造成具有宽度 wl，这允许形成栅接触电极21，并且突出部分16Β被构造成具有比宽度W1小的宽度W2，结果 可以减小沟道长度。因此，JFET 1可以构造成具有的导通电阻比过去的导通电阻更低，并 且允许高速切换。在如上所述的JFET 1中，优选的是，在晶片10厚度方向上基区16A的厚度(I1小 于或等于从上表面14A到在第二 ρ型层14与η型层13之间界面的距离。换句话说，优选 的是，基区16Α具有小于或等于第二 ρ型层14的厚度t的厚度Cl1。这允许位于与栅接触电 极21的相反侧上的尖端外围附近，基区16A中电场集中的缓和。结果，可以更可靠地抑制 JFET 1中击穿电压的降低。此外，如图1所示，第一 ρ型区16具有比第二 ρ型层14的厚度t更大的深度d2。 此外，优选的是，基区的宽度W1与突出区16B的宽度W2之间的差为0. 2 μ m或更大且l.Oym 以下，更优选为0. 2 μ m或更大且0. 6 μ m以下。例如，对于JFET 1中的特定尺寸，可以使用下面的值。例如，第二 P型层14可以 构造成具有大约0. 35 μ m的厚度t。基区16A可以被构造成具有大约0. 30 μ m的厚度屯， 并且第一 P型区16可以被构造成具有大约0. 70 μ m的深度d2。此外，基区和突出区16B可 以被构造成分别具有大约1. 6 μ m的宽度W1和大约1. 0 μ m的宽度w2。此外，第一 ρ型层12可以被构造成例如具有大约ΙΟμπι的厚度和具有大约 LOXlO16cnT3的杂质密度。此外，η型层13可以被构造成例如具有大约0.65 μ m的厚度 和具有大约2. OX IO17CnT3的杂质密度。此外，第二 ρ型层14可以被构造成例如具有大约 0. 35 μ m的厚度和具有大约2. OX IO17CnT3的杂质密度。
然后，将描述作为根据本实施例半导体器件的用于制造JFET 1的方法。参考图2，在根据本实施例的制造JFET 1的方法中，首先进行衬底制备步骤，作为 步骤(SlO)。在该步骤(SlO)中，如图3所示，制备由包含高浓度η型杂质的SiC制成的η 型衬底11。然后，进行外延生长步骤，作为步骤(S20)。具体地，参考图3，例如，通过气相外延 生长，在η型衬底11的一个主表面上顺序形成每个都由SiC制成的第一 ρ型层12、η型层 13和第二 ρ型层14。在气相外延生长时，例如， 可以使用硅烷(SiH4)和丙烷(C3H8)作为材 料气体，以及可以使用氢气(H2)气体作为载气。例如，可以使用三甲基铝(TMA)作为用于 形成P型层的P型杂质源，以及可以使用氮气(N2)作为用于形成η型层的η型杂质源。因 此，形成含有诸如Al的ρ型杂质的第一 ρ型层12和第二 ρ型层14、以及含有诸如N的η型 杂质的η型层13。参考图2，然后进行沟槽形成步骤，作为步骤(S30)。在该步骤(S30)中，如图4所 示，沟槽51被形成为从第二 ρ型层14的上表面14Α穿过第二 ρ型层14延伸到η型层13。 例如，可以通过在第二 P型层14的上表面14Α上形成在其中形成沟槽51的期望位置处具 有开口的掩模层，然后利用SF6气体进行干法蚀刻，来形成沟槽51。参考图2，然后进行阻挡层形成步骤，作为步骤(S40)。在该步骤(S40)中，参考图 5，例如，通过溅射顺序形成由Ti制成的Ti层81和由W制成的W层82，以便从第二 ρ型层 14的上表面14Α延伸到沟槽51的侧壁和底壁。在这种情况下，如图6所示，可以形成例如 由SiO2制成的SiO2层89作为Ti层81与晶片10之间的牺牲层。此外，在该步骤(S40)中， 代替W层82可以应用SiO2层。参考图2，进行开口提供步骤，作为步骤(S50)。在该步骤(S50)中，参考图7，对 于上述的Ti层81和W层82，分别与第一 ρ型区16和第二 ρ型区23的所期望位置相对应 地提供开口 84和83。例如，可以通过在W层82上形成具有与每个开口 83和84的期望形 状相对应的开口的抗蚀剂层，然后利用SF6气体进行干法蚀刻，来提供开口 83和84中的每 个。在这种情况下，由于Ti层81中的SF6气体的蚀刻速率比W层82中的蚀刻速率低，所 以可以防止由这种蚀刻引起的对晶片的损伤。要注意，尽管图7示出了开口 83和84延伸 穿过Ti层81的状态，但即使Ti层81保留在开口 83和84中的每个的底部中也可以进行 如下描述的离子注入。此外，开口 84的宽度限定了突起区16Β的宽度W2 (参见图1)，并且 可以设定为例如大约2 μ m。然后，参考图2，进行第一离子注入步骤，作为步骤(S60)。在该步骤(S60)中，参 考图8，利用具有在其中提供有开口 83和84的W层82作为掩模，将应该例如是ρ型杂质的 铝(Al)离子注入到晶片10中。结果，形成分别形成第一 ρ型区16和第二 ρ型区23的第 一区16C和第一区23C。在这种情况下，由Al离子的注入深度限定第一 ρ型区16的深度 d2 (参见图1)，并且将注入深度被设定为例如大约0. 5 μ m。参考图2，然后进行阻挡层蚀刻步骤，作为步骤(S70)。在该步骤(S70)中，参考图 9，通过利用SF6气体而没有应用例如抗蚀剂等进行干法蚀刻来扩大开口 83和84。在这种 情况下，开口 84的宽度限定基区16A的宽度Wl(参见图1)。然后，这种干法蚀刻导致侧蚀 刻发生，使得从平面图观察时开口 84的外围边缘在周边增加了 0. Ιμπι或更大且0. 5μπι或 更小，例如为0. 3μπι。
然后，参考图2，进行第二离子注入步骤，作为步骤(S80)。在该步骤(S80)中，参考图9，利用具有在步骤(S70)中扩大的开口 83和84的W层82作为掩模，将应该例如是ρ 型杂质的Al离子注入到晶片10中。结果，形成了分别形成第一 ρ型区16和第二 ρ型区23 的第二区16D和第二区23D。在这种情况下，由Al离子的注入深度来限定基区16A的厚度 Cl1 (参见图1)，并且将注入深度设定为0. 3 μ m或更大且0. 4 μ m或更小，例如大约0. 3 μ m。然后，参考图2，进行η型离子注入区形成步骤，作为步骤(S90)。在该步骤(S90) 中，在首先去除W层82和Ti层81之后，如同步骤(S40)至(S60) —样再次顺序堆叠Ti层 81和W层82。然后，如图10所示，形成与第一 η型区15和第二 η型区17分别相对应的开 口 85和86。然后，例如，应该是η型杂质的诸如磷(P)的离子被注入，以形成第一 η型区 15和第二 η型区17。然后，参考图2，进行活化退火步骤，作为步骤(S100)。在该步骤(S100)中，参考 图11，首先去除了 Ti层81和W层82。然后，例如，在诸如氩气的惰性气氛中将晶片10加 热到大约1700°C，并保持活化退火大约30分钟。因此，活化在步骤(S60)、(S80)和(S90) 中引入的诸如P和Al的杂质，使得这些杂质可以用作为η型杂质或ρ型杂质。因此，形成 每个用作η型杂质区的第一 η型区15和第二 η型区17，并且形成了每个用作ρ型杂质区的 第一 ρ型区16和第二 ρ型区23，其分别包括基区16Α和23Α以及突起区16Β和23Β。然后，参考图2，进行氧化物膜形成步骤，作为步骤(SllO)。具体地，在步骤(SllO) 中，参考图12，进行热氧化工艺，其中例如在氧气氛中将晶片10加热到大约1300°C并保持 大约30分钟，这导致形成氧化物膜18 (场氧化物膜)作为绝缘膜，覆盖第二 ρ型层14的上 表面14A和沟槽51的底壁51A和侧壁51B。例如，氧化物膜18具有大约0. 1 μ m的厚度。然后，参考图2，进行欧姆电极形成步骤，作为步骤(S120)。在该步骤(S120)中， 参考图13，在首先将抗蚀剂涂覆到氧化物膜18上之后，进行曝光和显影，以形成具有开口 的抗蚀剂膜，所述开口对应于其中要形成源接触电极19、栅接触电极21、漏接触电极22和 电位保持接触电极24的每个区域(见图1)。然后使用抗蚀剂膜作为掩模，例如，通过RIE 部分地去除氧化物膜18。然后，例如，通过溅射形成具有例如大约500A厚度的附。此外， 当去除抗蚀剂膜时，去除(剥离)抗蚀剂膜上的Ni膜，以由此形成每个都由Ni制成的源接 触电极19、栅接触电极21、漏接触电极22和电位保持接触电极24，以便分别位于第一 η型 区15、第一 ρ型区16、第二 η型区17和第二 ρ型区23上并且与第一 η型区15、第一 ρ型区 16、第二 η型区17和第二 ρ型区23接触。在这种情况下，栅接触电极21可以被构造成具 有2ym以下的电极宽度。此外，进行合金化工艺，其中在诸如Ar的惰性气体气氛中将晶片 10加热到例如大约1000°C。因此，每个都由Ni制成的源接触电极19、栅接触电极21、漏接 触电极22和电位保持接触电极24被转化为硅化物。然后，参考图2，进行布线形成步骤，作为步骤(S130)。在该步骤(S130)中，参考图 1，源极布线25、栅极布线26和漏极布线27被形成为分别与源接触电极19、栅接触电极21 和漏接触电极22中的每个的上表面接触。例如，可以通过在其中形成源极布线25、栅极布 线26和漏极布线27的期望区域中的每个中形成具有开口的抗蚀剂层，然后，气相沉积Al， 以与抗蚀剂层一起去除(剥离)抗蚀剂层上的Al，来形成源极布线25、栅极布线26和漏极 布线27。然后，参考图2，进行钝化膜形成步骤，作为步骤(S140)。在该步骤(140)中，参考图1，例如，由例如SiO2制成的钝化膜44被形成为覆盖源电极41、栅电极42、漏电极43和 氧化物膜18中的每个的上表面。该钝化膜44例如可以通过CVD(化学气相沉积)方法来 形 成。进行上述步骤以完成本实施例中的JFET 1。由此，根据用于制造本实施例中的半 导体器件的方法，可以容易地制造本实施例中的JFET1。虽然在上述实施例中描述了 JFET 1作为本发明的半导体器件的例子，但是本发 明的半导体器件及其制造方法并不限于此，还可以应用到其他半导体器件以及制造半导体 器件的其他方法，所述其他半导体器件例如是具有高浓度离子注入层和该高浓度离子注入 层上的欧姆电极的MOSFET和pn结二极管。应该理解，这里公开的实施例是示范性的，且在每个方面都没有限制性。本发明的 范围由权利要求条款限定，而不是由上面的描述来限定，并意图包括在本范围内的任何修 改和等效于权利要求条款的含义。工业适用性根据本发明的半导体器件及其制造方法可以尤其有利地应用到包括由碳化硅制 成的具有至少一个主表面的晶片的半导体器件以及该半导体器件的制造方法。附图标记描述IJFET，10晶片，Iln型衬底，12第一 ρ型层，13η型层，14第二 ρ型层，14Α上表面， 15第一 η型区，16第一 ρ型区，16Α基区，16Β突出区，16C第一区，16D第二区，17第二 η型 区，18氧化物膜，19源接触电极，21栅接触电极，21Α扩散区，22漏接触电极，23第二 ρ型 区，23Α基区，23Β突出区，23C第一区，23D第二区，24电位保持接触电极，25源极布线，26栅 极布线，27漏极布线，41源电极，42栅电极，43漏电极，44钝化膜，51沟槽，5IA底壁，5IB侧 壁，81 Ti 层，82 W 层，83、84、85 和 86 开口，89 SiO2 层。
权利要求
一种半导体器件(1)，包括由碳化硅制成的具有至少一个主表面(14A)的晶片(10)；以及电极(21)，所述电极(21)形成在所述一个主表面(14A)上，所述晶片(10)包括离子注入区(16)，所述离子注入区(16)被形成为包括所述一个主表面(14A)，所述离子注入区(16)包括基区(16A)，所述基区(16A)被设置为包括所述至少一个主表面(14A)，以及突出区(16B)，所述突出区(16B)被连接至所述基区(16A)并且在与所述电极(21)相反的方向上延伸，所述基区(16A)在沿着所述一个主表面(14A)的方向上的宽度比所述突出区(16B)的宽度大，以及所述电极(21)被设置成与所述离子注入区(16)接触，使得从平面图观察时所述电极(21)全部位于所述离子注入区(16)上。
2.根据权利要求1所述的半导体器件(1)，其中， 所述半导体器件(1)是结型场效应晶体管，以及 所述电极(21)是栅电极。
3.根据权利要求2所述的半导体器件(1)，其中， 所述晶片(10)包括第一导电型的第一层(12)，第二导电型层(13)，所述第二导电型层(13)的导电类型不同于所述第一导电型的第 一层(12)，并且被设置在所述第一导电型的第一层(12)上并且与所述第一导电型的第一 层(12)接触，以及第一导电型的第二层(14)，所述第一导电型的第二层(14)的导电类型与所述第一导 电型的第一层(12)相同，并且被设置在所述第二导电型层(13)上并且与所述第二导电型 层(13)接触。
4.根据权利要求3所述的半导体器件(1)，其中，所述基区(16A)的在所述晶片(10) 的厚度方向上的厚度小于或等于从所述一个主表面(14A)到在所述第一导电型的第二层 (14)与所述第二导电型层(13)之间的界面的距离。
5.根据权利要求1所述的半导体器件(1)，其中，所述基区(16A)在沿着所述一个主表 面(14A)的方向上的宽度比所述突出区(16B)大0.2iim或更大且l.Oiim或更小。
6.根据权利要求1所述的半导体器件(1)，其中，所述基区(16A)具有0.3ym或更大 的厚度。
7.一种用于制造半导体器件(1)的方法，包括以下步骤 制备由碳化硅制成的具有至少一个主表面(14A)的晶片(10)；在所述一个主表面(14A)上形成阻挡层，用于阻挡离子注入到所述晶片(10)中； 在所述阻挡层中提供开口；利用具有在其中提供有所述开口的所述阻挡层作为掩模，注入第一导电型的离子，以 在所述晶片(10)中形成具有所述第一导电型的离子注入于其中的第一区； 扩大所述开口；利用具有所述扩大开口的所述阻挡层作为掩模，以比在所述晶片(10)中形成所述 第一区的所述步骤中的注入深度更浅的深度，注入所述第一导电型的离子，以在所述晶片 (10)中形成具有所述第一导电型的离子注入于其中的第二区；以及在所述晶片(10)上形成金属膜，使得从平面图观察时所述金属膜全部位于所述第二 区上。
8.根据权利要求7所述的制造半导体器件(1)的方法，其中，形成所述阻挡层的所述步 骤包括形成下述阻挡层的步骤包括钛层和在所述钛层上设置的钨层的所述阻挡层、包括 钛层和在所述钛层上设置的二氧化硅层的所述阻挡层、或者包括二氧化硅层、在所述二氧 化硅层上设置的钛层以及在所述钛层上设置的钨层的所述阻挡层。
9.根据权利要求7所述的制造半导体器件(1)的方法，其中，扩大所述开口的所述步骤 包括扩大所述开口使得从平面图观察时所述开口的外围边缘在周边增加0. 1 y m或更大且 0. 5iim或更小的步骤。
10.根据权利要求7所述的制造半导体器件(1)的方法，其中，在所述晶片(10)中形成 所述第二区的所述步骤包括形成具有0. 3 y m或更大厚度的所述第二区的步骤。
11.根据权利要求7所述的制造半导体器件(1)的方法，其中所述半导体器件(1)是结型场效应晶体管，以及所述金属膜是栅电极。
全文摘要
JFET(1)是一种通过使用SiC作为材料允许特性本来可获得的更可靠实现的半导体器件，并且包括由碳化硅制成的具有至少上表面(14A)的晶片(10)，以及在上表面(14A)上形成的栅极接触电极(21)。晶片(10)包括被形成为包括上表面(14A)的用作离子注入区的第一p型区(16)。第一p型区(16)包括设置为包括上表面(14A)的基区(16A)和突出区(16B)。基区(16A)具有在沿着上表面(14A)的方向上比突出区(16B)的宽度(w2)大的宽度(w1)。栅极接触电极(21)被设置成与第一p型区(16)接触，使得从平面图观察时栅极接触电极(21)全部位于第一p型区(16)上。
文档编号H01L29/808GK101960575SQ20098010720
公开日2011年1月26日 申请日期2009年12月11日 优先权日2008年12月16日
发明者原田真, 并川靖生, 玉祖秀人, 藤川一洋 申请人:住友电气工业株式会社