专利名称：减小制作工艺对弯曲电阻阻值影响的电阻结构的制作方法
技术领域：
本发明涉及集成电路技术领域，尤其涉及一种减小芯片上制作工艺对弯曲电阻阻值影响的电阻结构。
背景技术：
随着人们对芯片的要求越来越高，在芯片的应用过程中，人们希望芯片不仅功能正确无误，更是提高了对芯片性能上的要求。电阻是用来提供明确的或者可控的电阻值，它们在芯片的许多模块中都有广泛的应用，起到如限流或分压的作用。如果电阻值做的不是很精确，误差太大的话，对芯片的性能有很大的制约和影响，甚至有可能会造成芯片功能的错误。而对于芯片来说面积的大小决定着该项目的成本问题，故有时为了减少芯片的面积，或出于对芯片上元件的整体布局的考虑，电阻需要设计成弯曲的形状。然而电阻在折弯布置后，由于电阻在芯片上制作的工艺是相对固定的，其弯曲处的电阻阻值与设计的阻值间可能会产生误差，从而导致整个电阻的阻值发生变化。因此，为减少芯片上的制作工艺对弯曲电阻值的影响，需要考虑通过改变电阻在芯片上布置结构以减少弯曲对电阻阻值的影响，从而解决弯曲电阻在经过在芯片上的制作工艺后出现的电阻值较大变化的技术问题
实用新型内容
本发明的目的在于提出一种减小制作工艺对弯曲电阻阻值影响的电阻结构，在不改变电阻在芯片上的制作工艺的条件下，这种电阻结构能有效的减小对电阻阻值的影响， 同时，能合理利用并且尽可能减小电阻所占用的芯片面积。为实现上述目的，本发明提出如下技术方案减小制作工艺对弯曲电阻阻值影响的电阻结构，在电阻弯曲布置于芯片上时，其弯折处形成有第一弯折区，第二弯折区，以及形成于第一弯折区和第二弯折区间的弯折相间区；该弯折相间区的面积大于或等于0. 5个方块。其中，所述电阻具有两个电阻头，每一电阻头与弯折的电阻体间的距离不小于电阻弯折相间区上的电阻体间的间距。所述电阻的两个电阻头延伸至电阻的弯折阵列之外。所述电阻的两个电阻头在电阻的弯折阵列之外相向靠近延伸而成。所述第一弯折区和第二弯折区的面积为接近于0. 56个方块。所述电阻经过至少一次的90度弯折。本发明所揭示的减小弯曲对电阻阻值影响的电阻结构，在不改变芯片上电阻制作工艺的条件下，有效地减少制造过程中对弯曲电阻阻值的影响，且可靠性高，能合理利用芯片的面积且所占的芯片面积小。
图1为本发明第一种弯折方式的电阻结构示意图；图2为本发明第二种弯折方式的电阻结构示意图；图3为本发明改良前的一种弯折方式的电阻结构示意图；图4A为本发明带电阻头的电阻改良前的弯折方式的示意图；图4B为本发明第一种带电阻头的电阻的弯折方式的示意图；图4C为本发明第二种带电阻头的电阻的弯折方式的示意图。
具体实施例方式在芯片上布置电阻时，由于受芯片面积的限制或考虑整体布局等因素的影响，常常需要将电阻进行弯折布置，而为减小在芯片制作工艺如蚀刻中对弯曲电阻阻值的影响， 本使用新型的设计者在反复实验及大量分析和研究的基础上，提出了本发明所揭示的电阻结构。图1所示为本发明所揭示的第一种弯折方式的减小弯曲对电阻阻值影响的电阻结构，如图示，电阻经过了 90度弯折时，其弯折处形成第一弯折区Al，第二弯折区A2，以及形成于第一弯折区Al和第二弯折区A2间的弯折相间区Bi，其中该弯折相间区Bl的面积要大于或等于0. 5个方块，即Bl彡0. 5square,第一弯折区Al和第二弯折区A2的面积以 0.56个方块为佳，如此则可以准确的匹配弯曲电阻的电阻值，也可以减少制作过程中蚀刻造成弯曲电阻角度的错误，从而减少蚀刻对电阻值的影响。防止实际做出来的电阻值和设计电路时的电阻值有很大的误差，从而影响芯片的功能及性能。图2所示为本发明所揭示的第二种弯折方式的减小弯曲对电阻阻值影响的电阻结构，如图示，电阻经过两次90度的弯折时，其弯折处也形成了第一弯折区All，第二弯折区A22，以及形成于第一弯折区Al和第二弯折区A2间的弯折相间区B2。同理，弯折相间区 B2的面积要大于或等于0. 5个方块，即B2彡0. kquare，第一弯折区All和第二弯折区A22 的面积以0. 56个方块为佳。而图3所示的电阻经过90度弯折后，其弯折处的弯折相间区的面积B3小于0. 5 个方块，即B3 < 0. 5square,因此，图3所示的电阻的弯曲结构不符合本发明的要求。更进一步的说，由于每个电阻都需要电阻头，并且如图4A所示的电阻头在经过在芯片上的制作工艺后，其宽度大于电阻体的宽度，造成电阻头紧邻电阻体区，这样这种弯曲的电阻经过制作工艺后对电阻阻值的影响较大。因此，当电阻经过弯折后，弯折处形成的弯折相间区B4，B5的面积仍要保持大于或等于0. 5个方块，然而由于电阻头宽度的增加，使得电阻头与弯折后的电阻体间的间距L'与弯折相间区内的电阻体间的间距L不一It即电阻体间的间距L'大于弯折相间区内电阻体之间的间距L，即^>B4，而造成芯片面积的浪费。图4B和图4C所揭示的电阻结构是对图4A的电阻结构做进一步的改进后所提出的。电阻头稍微延长到了弯曲的电阻体所组成阵列外从而减小了出现扩散相互作用的可能性。图4B中，电阻的两端头延伸出电阻体弯折阵列之外，即电阻头与电阻体间相隔一个Ll 值(Li为一大于零的正值，具体可根据芯片面积设定)，所有弯折处形成的弯折相间区的面积都为B4，以减小了制作工艺对对电阻阻值的影响。更优地，为了使电阻体折叠的更加紧凑且能充分利用两个电阻头间的空余地，将图4B的电阻结构中的两个电阻头在保证电阻头与电阻体间的间距的情况下相向延伸使其相互靠近，形成图4C所示的电阻结构，这样，这种紧凑的折叠结构能够补偿电阻头所消耗的面积，能够减小热电效应。而且图4C中的电阻结构除了减小了电阻头和电阻体之间的间距另外也减少了电阻和其他器件之间的间距，而且不增加芯片面积。
本发明的技术内容及技术特征已揭示如上，然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰，因此，本发明保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求所涵盖。
权利要求
1.一种减小制作工艺对弯曲电阻阻值影响的电阻结构，其特征在于在电阻弯曲布置于芯片上时，其弯折处形成有第一弯折区，第二弯折区，以及形成于第一弯折区和第二弯折区间的弯折相间区；该弯折相间区的面积大于或等于0. 5个方块。
2.一种如权利要求1所述的减小制作工艺对弯曲电阻阻值影响的电阻结构，其特征在于所述所述电阻具有两个电阻头，当电阻在芯片上经过一定的制作工艺后，所述每一电阻头的宽度大于电阻体的宽度，且电阻头与电阻体间形成的弯折相间区的面积大于0. 5个方块。
3.—种如权利要求2所述的减小制作工艺对弯曲电阻阻值影响的电阻结构，其特征在于所述电阻的两个电阻头延伸至电阻的弯折阵列之外。
4.一种如权利要求2所述的减小制作工艺对弯曲电阻阻值影响的电阻结构，其特征在于所述电阻的两个电阻头在电阻的弯折阵列之外相向靠近延伸而成。
5.一种如权利要求1所述的减小制作工艺对弯曲电阻阻值影响的电阻结构，其特征在于所述所述电阻具有两个电阻头，当电阻在芯片上经过一定的制作工艺后，所述每一电阻头的宽度大于电阻体的宽度，且电阻头与电阻体间形成的弯折相间区的面积等于0. 5个方块。
6.一种如权利要求5所述的减小制作工艺对弯曲电阻阻值影响的电阻结构，其特征在于所述电阻的两个电阻头延伸至电阻的弯折阵列之外。
7.—种如权利要求5所述的减小制作工艺对弯曲电阻阻值影响的电阻结构，其特征在于所述电阻的两个电阻头在电阻的弯折阵列之外相向靠近延伸而成。
8.—种如权利要求1所述的减小制作工艺对弯曲电阻阻值影响的电阻结构，其特征在于所述第一弯折区和第二弯折区的面积为0. 56个方块。
9.一种如权利要求1所述的减小制作工艺对弯曲电阻阻值影响的电阻结构，其特征在于所述电阻经过至少一次的90度弯折。
全文摘要
本发明揭示了一种减小制作工艺对弯曲电阻阻值影响的电阻结构，在电阻弯曲布置于芯片上时，其弯折处形成有第一弯折区，第二弯折区，以及形成于第一弯折区和第二弯折区间的弯折相间区；该弯折相间区的面积大于或等于0.5个方块，所述第一弯折区和第二弯折区的面积为0.56个方块，且电阻的两电阻头延伸至电阻的弯折阵列之外。本发明的电阻结构在不改变芯片上电阻制作工艺的条件下，有效地减少制造过程中对弯曲电阻阻值的影响，且可靠性高，能合理利用芯片的面积且所占的芯片面积小。
文档编号H01C13/00GK102157257SQ20101061112
公开日2011年8月17日 申请日期2010年12月29日 优先权日2010年12月29日
发明者张祯, 彭秋平, 杭晓伟, 江石根, 谢卫国 申请人:苏州华芯微电子股份有限公司