专利名称：用于半导体封装的连接芯片焊盘的引线框架的制作方法
技术领域：
本发明涉及一种用于成型塑料封装的引线框架，该类型的成型塑料封装密封一个或多个半导体装置。更具体地，引线框架由单个导电衬底通过选择性图案化外部引线端、路径电路和内部引线端的连续金属移除工艺来形成。
背景技术：
一种类型的用于包装半导体装置的封装是成型塑料封装。半导体装置被包装在一块提供环境保护的聚合体树脂中。电信号通过多个不同的导电结构在半导体装置和例如为印刷电路板(“PCB”)的外部电路之间传输。在引线式封装中，导电引线框架具有内部引线端和相对的外部引线端。典型地通过化学蚀刻来形成引线框架配置。从蚀刻因素考虑，将内部引线端的间距(Pitch)限定至约引线框架的厚度。结果是，引线与半导体装置之间限定有一距离且通过小直径导线电互连至半导体装置上的输入/输出焊盘。引线从内部引线端向外延伸以端接至焊接到外部电路接触焊盘的外部引线端。这种类型的引线式封装占用的脚印(印刷电路版或者其它外部结构上的表面区域)远大于半导体装置的脚印。在半导体封装产业中存在这样一种需求减小半导体封装的脚印，目标是获得封装脚印不大于半导体装置脚印的芯片级封装。在引线式封装中，内部引线处的接合焊盘间距和用于电路板附着的封装外部的连接盘(land)间距之间总具有颇大的差异。接合焊盘间距趋向于获得较好的几何结构以最大化地利用硅片实际占用面积，而电路板级间距为 PCB布线和焊接保留更宽间隔。引线框架的从芯片接合焊盘间距至外部连接盘间距的输出端导致封装比半导体装置占用更大的脚印。这与芯片级封装(“CSP”)的概念和需求相反。向CSP的发展趋势促使“阵列”封装的发展，其具有以合适的电路板附着间距的栅格阵列方式安排的外部连接盘。这种栅格阵列被限制在芯片的脚印之内。然而，这种封装要求通过使用接口将半导体装置接合焊盘连接到所期望的连接盘位置，该接口通常称为内插器(interposer)。如在美国专利No. 6，477，034中所公开的，内插器是多层，通常是薄 2层或3层的、能够实现间距输出和电路连接的柔性或类似衬底。在此合并引入美国专利 No. 6，477，034全部内容作为参考。内插器并不是优选的。除了主要的成本增加之外，在封装组装时还需要额外的处理步骤。球形栅格阵列(“BGA”)封装使用印刷电路板衬底用于电路布线和用于支撑连接盘在应用界限内的重新定位，即折衷布线特征/能力上的技术限制对抗板附着热焊接的限制。为了实现密集封装和连接盘的定位，许多BGA衬底利用具有通孔的多层配置。然而，使用这种BGA衬底和额外的通孔极大地增加了成本和处理步骤。McLellan等的美国专利No. 6，498，099中公开了一种用来制造方形扁平无引脚式 (“QFN”)封装的引线框架的方法，在此合并引入其全部内容作为参考。部分蚀刻导电衬底的第一侧以限定出焊盘附着和内部引线端。半导体装置接合到部分被限定的焊盘附着且通过打线等电互连到部分被限定的内部引线端。然后将半导体装置、部分被限定的焊盘附着、 部分被限定的内部引线和打线密封在聚合成型树脂内。然后蚀刻导电衬底的相对的第二侧以电隔离焊盘附着和内部引线端以及限定出外部引线端。共有的美国专利号6，812，552公开了另一种用于制造QFN封装的方法，且在此合并引入其全部内容作为参考。已经授权为美国专利No. 6，812，552的申请在2003年10月 30日公开，其美国专利申请公开号为US 2003/0203539A1。然而，仍然存在对制造这样一种芯片级和其它半导体封装的方法的需求其具有正确定位的内部和外部引线端以及路径电路，其不需要复杂的制造步骤或包含附加的内插器电路。进一步地存在对通过这种方法所制造的封装的需求。
发明内容
根据本发明的第一实施例，提供了一种用于包装至少一个半导体装置的封装。该封装包括具有相对第一和第二侧的引线框架。引线框架的第一侧具有平坦的第一侧表面和连接盘(land)阵列，每个连接盘的表面包括一部分第一侧表面；连接盘适合接合到外部电路且被安排成第一图案。引线框架的第二侧具有平坦的第二侧表面和芯片附着点阵列。每个芯片附着点包括一部分第二侧表面。芯片附着点被安排成第二图案且直接电互连到半导体装置上的输入/输出焊盘。多个电隔离的路径电路位于引线框架的第二侧上。每个路径电路具有包括一部分第二侧表面且与芯片附着点共面的表面、电互连连接盘阵列和芯片附着点阵列的独立组合。连接盘和芯片附着点由单片电路导电结构形成。设置在引线框架第一侧上以及各个连接盘之间的第一成型化合物具有包括一部分第一侧表面的表面。第二成型化合物密封半导体装置、芯片附着点阵列和路径电路。根据本发明的另一个实施例，用于包封至少一个半导体装置的封装具有引线框架、芯片附着点、以及上述路径电路，但是第一成型化合物的表面相对于平坦的第一侧表面凹进。因而连接盘在封装和外部印刷电路板之间具有离开(Stand-off)距离。根据本发明额外实施例，用于包封至少一个半导体装置的封装具有引线框架、芯片附着点、以及如关于第一实施例所描述的路径电路，除了芯片附着点并不与路径电路共面，而是从第二侧表面突出。半导体装置和路径电路之间增加的间隔促进了第二成型化合物在装置内侧的流动。根据本发明的进一步的实施例，用于包封至少一个半导体装置的封装具有引线框架、芯片附着点、以及如关于第一实施例所描述的路径电路，除了第一成型化合物的表面相对于平坦的第一侧表面凹进以使得连接盘具有离开距离、以及芯片附着点不与路径电路共面，而是从第二侧表面突出。根据本发明的再一实施例，提供了一种包括具有相对第一和第二侧的引线框架的封装。引线框架的第一侧具有平坦的第一侧表面和连接盘阵列，每个连接盘的表面包括一部分第一侧表面；连接盘适合接合到外部电路且被安排成第一图案。引线框架的第二侧具有平坦的第二侧表面，其含有一芯片焊盘和一引线接合点阵列。每个引线接合点可以包括一部分第二侧表面。引线接合点被安排成第二图案且直接电互连到半导体装置上的输入/ 输出焊盘。多个与芯片焊盘共面的电隔离的路径电路位于引线框架的第二侧上。每个路径电路具有包括一部分第二侧表面且与引线接合点共面的表面、电互连连接盘阵列和引线接合点阵列的独立组合。连接盘和引线接合点由单片电路导电结构形成。设置在引线框架第一侧上以及单个连接盘之间的第一成型化合物具有包括一部分第一侧表面的表面。第二成型化合物密封半导体装置、芯片焊盘、引线接合点阵列和路径电路。根据本发明的另外的实施例，封装包括如上所述的引线框架和引线接合点，但是在引线框架的第二侧上以非导电层代替芯片焊盘。半导体装置设置在非导电层上，且引线接合连接被设置到装置。至少一个路径电路在非导电层之下延伸，且至少一个连接盘位于第一侧表面的对应于由半导体装置覆盖的那部分第二侧表面的部分上，所以至少一个电导体在半导体装置之下从第一侧表面延伸到第二侧表面且电连接到在非导电层之下延伸的路径电路。根据这些实施例，容易地提供了芯片级封装和包封多个装置的封装。此外，引线框架可以由单片电路导电结构形成且由第一成型化合物支撑。这导致引线框架坚固耐用且较少存在涉及共面降低的问题。本发明的各种实施例的细节在下述附图和说明书中阐述。本发明的其它特征、目的和优点能从说明书和图、以及权利要求书明显得出。
图1为图案化成引线框架之前的导电衬底的横截面图。图2A以及图2B分别为第一侧上被部分图案化的引线框架的顶视平面图和横截面图。图3A以及图;3B分别为具有嵌入在聚合物成型树脂内的特征的、部分被图案化的引线框架的顶视平面图和横截面图。图4为在部分被图案化的引线框架的第二侧内形成引线柱的横截面图。图5A以及图5B分别为在部分被图案化的引线框架的第二侧中形成已选择路径的弓I线框架特征的顶视平面图和横截面图。图6A以及图6B分别为将半导体装置附着到引线柱的顶视平面图和横截面图。图7为根据本发明的第一实施例的连接半导体封装的引线框架的横截面图。图8为根据本发明的芯片级封装的横截面图。图9为根据本发明的用于多装置封装的连接盘阵列的底视平面图。图10为用于图9的多装置封装的芯片附着点阵列的顶视平面图。图11为图9的附着有多个装置的芯片附着点阵列的顶视平面图。图12为根据另一实施例的包含图2B所示的导电衬底、在引线框架的相对的第一和第二侧上具有连接盘和芯片附着点的引线框架的横截面图。图13A以及图1 分别为根据本发明的一实施例的、在图12的部分被图案化的引线框架的第二侧上形成已路径化引线框架特征的顶视平面图和横截面图，所述已路径化引线框架结构包含路径电路和芯片附着点。图14A以及图14B分别为半导体装置附着到图13A和13B的引线框架的芯片附着点的顶视平面图和横截面图。图15为根据一个实施例的连接半导体封装的引线框架的横截面图，其中成型化合物密封图14A和14B的半导体装置、芯片附着点、和路径电路。图16A以及图16B分别为根据本发明的另一实施例的、在部分被图案化引线框架的第二侧上形成包含路径电路和芯片焊盘的已路径化引线框架结构的顶视平面图和横截面图。图16C为图16A和16B的引线框架的底部透视图。图17A以及图17B分别为将半导体装置附着到图16A和16B的芯片焊盘和引线框架的顶视平面图和横截面图。图18为根据一实施例的连接半导体封装的引线框架的横截面图，其中成型化合物密封图17A和17B的半导体装置、芯片焊盘和路径电路。图19A和图19B分别为根据本发明的又一实施例的、在部分被图案化引线框架的第二侧上形成包括路径电路的已路径化引线框架特征的顶视平面图和横截面图。图19C为图19A和19B的引线框架的底部透视图。图20A以及图20B分别为将半导体装置附着到图19A和19B的引线框架的顶视平面图和横截面图。图21为根据一实施例的、连接半导体封装的引线框架的横截面图，其中成型化合物密封图20A和20B的半导体装置和路径电路。不同图中的相似的附图标记和标识表示相同的部件。
具体实施例方式图1为导电衬底10的横截面图，其将被图案化成引线框架，用于发送用来包封至少一个半导体装置的半导体封装中的电信号。导电衬底10可以由任何合适的导电材料形成且优选由铜或铜基合金形成。铜基合金的意思是导电衬底10包含多于50%重量的铜。 导电衬底10优选具有从0. IOmm至0. 25mm(0. 004英寸至0. 010英寸)的厚度，且典型地以部分附着到各个单体化衬底的环绕的形式存在，而单体化典型地为制造工艺的最后步骤。具有芯片附着柱的倒装片封装参考图2B，部分地图案化导电衬底10的第一侧12以形成由沟道16隔离的连接盘 14阵列，第一侧12上的每个连接盘14的表面包括引线框架平坦的第一侧表面的一部分。可以采用任何可控的除去(subtractive)工艺，例如化学蚀刻或激光切除来形成沟道。例如，可以在用于形成连接盘14的第一表面部分上被覆化学抗蚀剂，然后在合适的蚀刻剂下使第一表面暴露一段能有效形成沟道16的时间。典型地，沟道16的深度为导电衬底的厚度的40%至99%，且优选地，该沟道深度为导电衬底厚度的45%至65%。如图2A所示，连接盘14形成为阵列图案，适合于与外部电路接合，例如与外部印刷电路板上的接合焊盘阵列相匹配。为了方便通过焊接到外部电路板的附着，连接盘14可以采用各种可焊材料，例如焊膏、Sn、Ag、Au、NiAu等来修饰或电镀。然后将第一成型化合物设置到沟道16中。如图:3B所示，第一聚合物成型树脂 18优选地平齐填充沟道16，使得连接盘14的第一侧变成适合接合到外部电路的无引线 (lead-less)连接盘。在此实施例中，连接盘14以及成型化合物18的表面是共面的且包括引线框架平坦的第一侧表面。作为选择，第一聚合物成型树脂可以添加成稍微小于沟道16 深度的深度，从而成型化合物的表面相对于第一侧表面凹进，并且连接盘在封装和外部印刷电路板之间具有离开距离。优选地，第一成型树脂18是不导电的且优选为具有在250°C 至300°C范围内的流动温度的聚合物成型树脂，例如环氧树脂。作为选择，第一成型树脂可以是低温热玻璃合成物，例如CERPAK或CERDIP封装中的用于将引线框架附着到陶瓷基座的那些。这个组件，如图3A所述的引线框架前体20，可以由引线框架供应商向做进一步加工的封装装配厂商提供，或者所述加工可以由引线框架制造商继续做。如图4所示，导电衬底10的相对第二侧22随后被图案化以形成芯片附着点24，芯片附着点M形成为阵列形式，能有效直接电互连到半导体装置上的输入/输出焊盘。可以采用任何合适的方法，例如化学蚀刻或者激光切除来图案化芯片附着点M。优选地，化学抗蚀剂材料被施加在所述阵列图案中，然后将第二侧暴露到蚀刻溶液中一定时间，此时间能有效移除足够的材料以定义出芯片附着点对。如图5A和5B所示，进一步图案化第二侧22以形成电互连芯片附着点M和连接盘14的路径电路26。移除路径电路之间的金属以电隔离芯片附着点-路径电路-连接盘的独立组合。路径电路沈每个具有包括一部分平坦第二侧表面的表面且电互连连接盘14 阵列和芯片附着点M阵列的独立组合。在此实施例中，每个芯片附着点M从引线框架的第二侧表面突出。如图6A和6B所示，半导体装置28被直接附着且在芯片附着点M电互连到引线框架。“直接”的意思是通过倒装片方法互连，而不使用中间导线接合或载带自动接合(TAB) 带。芯片附着点M设置成与装置观的输入/输出焊盘相对且通过互连30来互连。合适的互连30包括主要组分选自由金、锡和铅构成的组的焊料，其具有在1801至范围之间的熔化温度。在此实施例中，芯片附着柱34从路径电路沈向上延伸；装置观的底侧因而在路径电路26的表面上方一距离32。如下所述，半导体装置28和路径电路沈之间的间隔32选择用来促进第二成型化合物的流动。此间隔通常为至少25微米；在此实施例中， 间隔为至少75微米。在其它实施例中，间隔可以在约100微米至约150微米的范围内。优选地，间隔32的50%至75% (高度)是源自(dueto)芯片附着柱34且该间隔的50%至 25% (高度)是源自互连30。参考图7，然后第二成型化合物36密封半导体装置28、芯片附着点M和路径电路沈从而得到用于包封至少一个半导体装置的封装38。与第一成型化合物18 —样，第二成型化合物36是不导电的，且优选为具有250°C至300°C范围的流动温度的聚合物成型树脂，例如环氧树脂。作为选择，第二成型化合物也可以是低温热玻璃合成物，例如CERPAK或 CERDIP封装中的用于将引线框架附着到陶瓷基座的那些。芯片附着点24、芯片附着柱34、路径电路沈以及连接盘14的组合称为“再分布引线框架”或RDLF。RDLF由作为单片结构的单个导电衬底形成。在图7所示的封装实施例中，连接盘14阵列比芯片附着点M阵列占用了更大的实际占用面积。这种类型的封装是 QFN(方形扁平无引线)倒装片封装。本发明的封装38相对于以前的QFN倒装片封装的优点如下a.路径电路扁平地被支撑在第一成型化合物上，不具有胶合电路迹线或组合电路迹线所涉及到的扁平度问题；b.由于被支撑，不会出现引线接头的不共平面问题；c.倒装片的互连高度牢靠，并可应用于所有封装尺寸和封装格式；d.在采用蚀刻的无引线倒装片封装中，在封装下面没有暴露的电路迹线或路径电路(routing circuit)；
e.适应于任何的芯片焊盘定位和间距；f.接近100%的成品率和质量一致性；g.不需要内插器且适用于现有的芯片设计；h.封装区内可以以混合式互连(导线接合、铝丝超声接合、倒装片附着等)被填充 (populated)；i.适合于密封多个芯片和无源表面附着；j.没有电路迹线或路径电路暴露于封装底部，只存在具有或不具有所需的离开距离的无引线的连接盘；k.由于不需要单独的内插器，封装可以很薄；以及1.封装可以给出暴露在封装底部的热焊盘，像芯片焊盘那样可以连接到芯片上的接地点或热凸块。其它的RDLF封装配置图8示明了本发明的芯片级封装40中的RDLP (再分布引线框架封装)。在此实施例中，最外侧列的连接盘14'均位于半导体装置观的脚印下，后续列的连接盘14"均位于由最外侧列的连接盘14'限定的界限内。CSP 40占用的实际占用面积与半导体装置观所占用的实际占用面积量大体上相同。图9至11示明了在多装置封装中的本发明的实施例。尽管所描述的任何RDLP配置可以同样用于单装置封装。图9示明了根据本发明的、用于多装置封装的连接盘阵列底视平面图。除了用于电互连到外部电路的连接盘14外，导电衬底的第一侧可以被图出案化成用于热互连到外部散热器的热沉42。图10示明了芯片附着点M阵列通过路径电路沈互连到图9的连接盘14的顶视平面图。在第二侧中图案化出的其它特征包括热互连到热沉42的芯片焊盘44和用于诸如电阻器或电容器等无源装置的接合点46。部分接合点46可以被覆可焊接金属，例如金，从而便于无源装置的附着。图11示明了由本发明的RDLP能得到的一些灵活性。第一半导体装置观被倒装片接合到芯片附着点。第二半导体装置观‘被附着到芯片焊盘44且引线接合48到引线接合焊盘50。无源装置52焊接到接合点46且电互连M到第二半导体装置观‘。然后将图 11所描述的多个特征和装置密封到第二成型树脂(未示出)中以完成多装置封装。具有与路径电路共面的芯片附着点的倒装片封装图12-15描述了根据本发明另一实施例的半导体封装的形成。如同第一实施例， 将导电衬底10图案化成引线框架，以用来发送用于包封至少一个半导体装置的半导体封装中的电信号。导电衬底10 (由任何合适导电材料形成，优选铜或铜基合金)具有第一侧， 其被部分图案化以形成由沟道隔离的连接盘14阵列。第一侧上的每个连接盘14的表面包括引线框架的一部分第一侧表面121。沟道可以由任何可控的除去工艺，例如化学蚀刻或激光切除来形成。例如，可以采用化学抗蚀剂来被覆要形成连接盘14的部分第一表面，然后将第一表面暴露于合适的蚀刻剂中一定时间，该时间可以有效地形成沟道。典型地，沟道具有的深度是导电衬底的厚度的40%至99%，优选地，沟道深度是导电衬底厚度的45%至 65%。连接盘14形成为阵列图案，从而适合于被接合到外部电路，例如与外部印刷电路板上的接合焊盘阵列相匹配。如上所述，为了促进通过焊接到外部电路板的附着，连接盘14 可以采用各种可焊接材料，例如焊膏、Sn、Ag、Au、NiAu等来修饰或电镀。如图12所示，然后将第一成型化合物18设置到隔离连接盘14的沟道内。典型为聚合物成型树脂的第一成型化合物优选地平齐填充沟道，以便使第一侧12上的连接盘14 变成适于接合到外部电路的无引线连接盘。在此实施例中，连接盘14和成型化合物18的表面是共面的，且包括引线框架的平坦第一侧表面121。作为选择，聚合物成型树脂所添加的深度可以微小于沟道的深度，从而成型化合物的表面相对第一侧表面凹进，且连接盘在封装和外部印刷电路板之间具有离开距离。优选地，第一成型化合物18是不导电的，且优选为具有在250°C至300°C范围内的流动温度的聚合物成型树脂，例如环氧树脂。作为选择，第一成型化合物可以是低温热玻璃合成物，例如CERPAK或CERDIP封装中的用于将引线框架附着到陶瓷基座的那些。这个组件可以由引线框架供应商向做进一步加工的封装装配厂商提供，或者所述加工可以由引线框架制造商继续做。如图12所示，导电衬底10具有与第一侧12相对的第二侧22。如图13A和13B所示，图案化侧22以形成路径电路沈。可以采用任何合适的方法，例如化学蚀刻或激光切除来图案化导电材料。优选的，化学抗蚀剂材料被施加到电路图案中，然后将第二侧22暴露到蚀刻溶液中一定时间，此时间可以有效地移除足够的导电材料以定义出路径电路26。如图13A和1 所示，移除路径电路沈之间的区域内的足够的材料以暴露成型化合物18的表面120，同时路径电路与导电材料的表面122共面。最好如图1 所示，在此实施例中的引线框架因而具有分别平坦的第一和第二侧表面121，122。在图1 和其它横截面视图中，引线框架的第二侧上的导电区可能看似彼此接触。然而，与相应的平面图(举例来说，图13A)相比，应当清楚的是这仅仅是看边缘上的那些区域的效果；对于观察者来说，看似接触的区域实际上相隔开，并且具有不同的距离。最好如图13A所示，芯片附着点124阵列形成在引线框架的第二侧上。路径电路 26电互连芯片附着点IM和连接盘14。移除路径电路之间的金属以电隔离芯片附着点-路径电路-连接盘的独立组合。在此实施例中，芯片附着点1 与路径电路沈共面；没有形成芯片附着柱(对比图5B、6B和图13B、14B)。芯片附着点IM形成为阵列形式，此阵列形式可以有效地直接电互连到半导体装置上的输入/输出焊盘。半导体装置观被直接附着且电互连到芯片附着点124，如图14A和14B所示。“直接”的意思是通过倒装片方法来互联，而不使用中间引线接合或载带自动接合(TAB)带。芯片附着点1 设置成与装置观的输入/输出焊盘相对且通过互连30来互连。合适的互连 30包括主要组分选自由金、锡和铅构成的组的焊料，其具有在180°C至240°C之间范围的融化温度。半导体装置观和路径电路沈之间的间隔足以允许第二成型化合物36在装置观之上和之下两处的流动。在此实施例中，间隔为至少25微米。参考图15，然后使第二成型化合物36密封半导体装置观，芯片附着点IM和路径电路沈以完成用于包封至少一半导体装置的封装138。如同第一成型化合物18，第二成型化合物36是不导电的且优选为具有250°C至300°C范围的流动温度的聚合物成型树脂，例如环氧树脂。作为选择，第二成型化合物也可以是低温热玻璃合成物，例如CERPAK或 CERDIP封装中的用于将引线框架附着到陶瓷基座的那些。
半导体装置观和路径电路沈之间的距离至少为约25微米；由此距离限定的空间填充有第二成型化合物36。根据此实施例，芯片附着点124、路径电路沈和连接盘14的组合称为“再分布引线框架”或RDLF。RDLF由作为单片结构的单个导电衬底形成。在此实施例的封装138种， 连接盘14阵列具有的横向范围Ll大于芯片附着点124阵列的横向范围L2(见图13A)。这种类型的封装是QFN(方形扁平无引线)倒装片封装。QFN封装138具有如上面参考封装38所讨论的相同的优点，且此外，还具有进一步高度减小和加工步骤更少的优点。可以意识到封装138的DRLF也可以用于再分布引线框架封装(RDLP)，类似于上面所讨论的且在图8-11中示出的封装38。例如，具有封装138的RDLP可以用于芯片级封装 (参见图8)，其中装置28、芯片附着点124阵列、连接盘14阵列的横向范围都实质相等。具有芯片焊盘的引线接合式芯片封装图16A至18示明了根据本发明另一个实施例的半导体封装的形成。如以上实施例所述，将导电衬底10图案化成引线框架，以用来发送用于包封至少一个半导体装置的半导体封装中的电信号。导电衬底10(由任何合适导电材料形成，优选铜或铜基合金)具有第一侧，其部分被图案化以形成由沟道隔离的连接盘14阵列。第一侧上的每个连接盘14的表面包括引线框架的一部分第一侧表面121 (参见图1 。沟道可以由任何可控的除去工艺形成，例如化学蚀刻或激光切除。例如，可以采用化学抗蚀剂来被覆用于形成连接盘14的部分第一表面，然后将第一表面暴露于合适的蚀刻剂一定的时间，该时间可以有效地形成沟道。典型地，沟道具有的深度是导电衬底的厚度的40%至99%，优选地，沟道深度是导电衬底厚度的45%至65%。连接盘14被形成为阵列图案，这适合被接合到外部电路，例如与外部印刷电路板上的接合焊盘阵列相匹配。如上所述，为了促进通过焊接到外部电路板的附着，连接盘14可以采用各种可焊接材料，例如焊膏、Sn、Ag、Au、NiAu等来修饰或电镀。然后将第一成型化合物18设置到隔离连接盘14的沟道内。典型为聚合物成型树脂的第一成型化合物优选地平齐填充沟道，以便使第一侧上的连接盘14变成适于接合到外部电路的无引线连接盘。在此实施例中，连接盘14和成型化合物18的表面共面，且包括引线框架的平坦第一侧表面221。作为选择，聚合物成型树脂所添加的深度可以稍微小于沟道的深度，从而成型化合物的表面相对第一侧表面凹进，且连接盘在封装和外部印刷电路板之间具有离开距离。优选地，第一成型化合物18是不导电的，且优选为具有250°C至300°C范围的流动温度的聚合物成型树脂，例如环氧树脂。作为选择，第一成型化合物可以是低温热玻璃合成物，例如CERPAK或CERDIP封装中的用于将引线框架附着到陶瓷基座的那些。这个组件可以由引线框架供应商向做进一步加工的封装装配厂商提供，或者所述加工可以由引线框架制造商继续做。如以上实施例所述，导电衬底10具有与第一侧相对的第二侧。如图16A和16B所示，图案化第二侧以形成芯片焊盘225和路径电路226。可以采用任何合适的方法，例如化学蚀刻或激光切除来图案化导电材料。优选的，将化学抗蚀剂材料施加到电路图案中，然后将第二侧暴露到蚀刻溶液中一定时间，此时间可以有效地移除足够的导电材料以定义出芯片焊盘225和路径电路226。如图16A和16B所示，移除芯片焊盘和路径电路之间、以及各路径电路之间的区域内的足够的材料以暴露成型化合物18的表面220，同时芯片焊盘和路径电路与导电材料的表面222共面。最好如图16B所示，在此实施例中的引线框架因而具有分别平坦的第一和第二侧表面221，222。最好如图16A所示，引线接合点2M阵列被形成在引线框架的第二侧上，与芯片焊盘225间隔开且包围芯片焊盘225。路径电路226电互连引线接合点2 和连接盘14。移除路径电路之间的金属以电隔离引线接合点-路径电路-连接盘的独立组合。在此实施例中，引线接合点2M与路径电路2 共面。引线接合点2M被安排用于电连接到半导体装置上的输入/输出焊盘。尤其是，引线接合点2M有利地可以用促进引线接合的材料，例如 Ag、NiPdAu, NiAu等来修饰或电镀。在此实施例中，芯片焊盘占据第二侧表面的中心部分，且连接盘和引线接合点都被安排在芯片焊盘的外围附近。芯片焊盘设置在衬底的没有连接盘的中心部分上。图16C 是在此实施例中引线框架的底视图；衬底的对应于芯片焊盘的位置的部分具有暴露的底表面214且由连接盘14包围(对照图3A)。半导体装置2 直接附着到芯片焊盘225且通过导线223电互连到引线接合点 224，如图17A和17B所示。路径电路2 可以沿各种不同的路径；这允许引线接合点2 被安排从而改善引线布局。参考图18，然后使第二成型化合物36密封半导体装置228、引线接合点2 和路径电路226以完成用于包封至少一个半导体装置的封装238。如同第一成型化合物18，第二成型化合物36是不导电的且优选为具有250°C至300°C范围的流动温度的聚合物成型树脂，例如环氧树脂。作为选择，第二成型化合物也可以是低温热玻璃合成物，例如CERPAK或 CERDIP封装中的用于将引线框架附着到陶瓷基座的那些。在此实施例中，引线框架是由作为单片结构的单个导电衬底形成的再分布引线框架(RDLF)。在此实施例的封装238中，连接盘14阵列具有的横向范围L21大于引线接合点 224阵列的横向范围L22 (见图16A)。这种类型的封装是QFN(方形扁平无引线)封装。封装238的RDLF也可以用于再分布引线框架封装(RDLP)，类似于如上面所讨论的且在图9-11中示出的封装。具有附加引线接合点的引线接合芯片封装图19A至21示明了根据本发明又一实施例的半导体封装的形成。如同上述实施例，将导电衬底10图案化成引线框架，以用来发送用于包封至少一个半导体装置的半导体封装中的电信号。导电衬底10(由任何合适导电材料形成，优选铜或铜基合金)具有第一侧，其被部分图案化以形成由沟道隔离的连接盘14阵列。第一侧上的每个连接盘14的表面包括引线框架的一部分第一侧表面121(参见图12)。沟道可以由任何可控的除去工艺， 例如化学蚀刻或激光切除来形成。例如，可以采用化学抗蚀剂来被覆用于形成连接盘14的部分第一表面，然后将第一表面暴露于合适的蚀刻剂中一定时间，该时间可以有效地形成沟道。典型地，沟道具有的深度是导电衬底的厚度的40%至99%，优选地，沟道深度是导电衬底厚度的45%至65%。连接盘14被形成为阵列图案，这适合被接合到外部电路，例如与外部印刷电路板上的接合焊盘阵列相匹配。如上所述，为了促进通过焊接附着到外部电路板的附着，连接盘14可以采用各种可焊接材料，例如焊膏、Sn、Ag、Au、NiAu等来修饰或电镀。
然后将第一成型化合物18设置到隔离连接盘14的沟道内。典型为聚合物成型树脂的第一成型化合物优选地平齐填充沟道，以便使第一侧上的连接盘14变成适于接合到外部电路的无引线连接盘。在此实施例中，连接盘14和成型化合物18的表面共面，且包包括引线框架的平坦第一侧表面221。作为选择，聚合物成型树脂被添加的深度可以稍微小于沟道的深度，从而成型化合物的表面相对第一侧表面凹进，且连接盘在封装和外部印刷电路板之间具有离开距离。优选地，第一成型化合物18是不导电的，且优选为具有250°C至300°C范围的流动温度的聚合物成型树脂，例如环氧树脂。作为选择，第一成型化合物可以是低温热玻璃合成物，例如CERPAK或CERDIP封装中的用于将引线框架附着到陶瓷基座的那些。这个组件可以由引线框架供应商向做进一步加工的封装配厂商提供，或者所述加工可以由引线框架制造商继续做。如上述实施例所述，导电衬底10具有与第一侧相对的第二侧。如图19A和19B所示，图案化第二侧以形成包含引线接合点224的路径电路226。可以采用任何合适的方法， 例如化学蚀刻或激光切除来图案化导电材料。优选的，将化学抗蚀剂材料施加到电路图案中，然后将第二侧暴露到蚀刻溶液中一定时间，此时间可以有效地移除足够的导电材料以定义出路径电路226。如图19A和19B所示，移除芯片焊盘和路径电路之间以及各路径电路之间的区域内的足够的材料以暴露成型化合物18的表面220，同时芯片焊盘和路径电路都与导电材料的表面共面，这与上述实施例一样。最好如图19B所示，在此实施例中的引线框架因而具有平坦的第一和第二侧表面。最好如图19A所示，引线接合点2M阵列被形成在引线框架的第二侧上。路径电路 226电互连引线接合2M和连接盘14。移除路径电路之间的金属以电隔离引线接合点-路径电路-连接盘的独立组合。在此实施例中，引线接合点2M与路径电路2 共面。引线接合点2M被安排成用于电连接到半导体装置上的输入/输出焊盘。尤其是，引线接合点 224可以有利地用促进引线接合的材料，例如Ag、NiPdAiuNiAu等来修饰或电镀。在此实施例中，第二侧表面设置(populate)有电连接到连接盘14的引线接合点 224，其中连接盘在第一侧表面上以规则阵列排列(参见图19C)。因而，在第二侧表面中心部分，一些路径电路具有暴露的金属表面。非导电层230覆盖这些金属表面，如图20A所示。 层230可以是非导电环氧树脂或非导电膏。引线接合点2M被安排在层230所覆盖的区域的外围附近。半导体装置2 设置在层230上且通过引线223电互连到引线接合点224，如图 20A和20B所示。用于层230的非导电材料可以散布在第二侧表面上，或者作为选择可以在附着装置之前施加到装置的背侧上。至少一个路径电路在装置2 和层230之下通向与引线框架中心部分中的连接盘连接(对比图19A和20A)。因而，这种路径电路连接在装置下从引线框架的第一侧延伸到第二侧的导电体(“有源柱”)。这种安排比前述实施例具有更多数量的引线接合点(对比图17A和20A)。因而，此实施例的引线框架提供有更多的I/O容量。参考图21，然后使第二成型化合物36密封半导体装置228，引线接合点2 和路径电路2 以完成用于包封至少一半导体装置的封装M8。如同第一成型化合物18，第二成型化合物36是不导电的且优选为具有250°C至300°C范围的流动温度的聚合物成型树脂，例如环氧树脂。作为选择地，第二成型化合物也可以是低温热玻璃合成物，例如CERPAK或 CERDIP封装中的用于将引线框架附着到陶瓷基座的那些。如同其它实施例一样，此实施例中的引线框架是由作为单片结构的单个导电衬底形成的再分布引线框架(RDLF)。在此实施例的封装248中，连接盘14阵列具有的横向范围大于或等于引线接合点224阵列的横向范围。这种类型的封装是QFN(方形扁平无引线) 封装。封装248的RDLF也可以用于再分布引线框架封装(RDLP)，类似于如上所讨论的且在图9-11中示出的封装。本发明的数个实施例已经做了描述。然而，可以理解在不超出本发明的精神和范围的情况下，可以做出各种修改。因而，其它实施例也落入以下权利要求的范围内。
权利要求
1.一种用于包封至少一个半导体装置08)的封装(138)，包括引线框架，所述引线框架包含导电衬底且具有相对的第一和第二侧，所述引线框架的所述第一侧具有平坦的第一侧表面(121)和连接盘(14)阵列，每个所述连接盘的表面包括一部分所述第一侧表面，所述连接盘适于接合到外部电路且安排成第一图案，以及所述引线框架的所述第二侧具有平坦的第二侧表面(12 和芯片附着点(124)阵列， 每个所述芯片附着点包括一部分所述第二侧表面，所述芯片附着点安排成第二图案且通过互连(30)直接电互连到所述至少一个半导体装置08)上的输入/输出焊盘，所述芯片附着点设置成与所述输入/输出焊盘相对，和多个电隔离的路径电路(26)，其每个具有包括一部分所述第二侧表面且与所述芯片附着点(124)共面的表面，且其电互连所述连接盘(14)阵列和所述芯片附着点(124)阵列的独立组合；第一成型化合物(18)，其设置在所述引线框架的所述第一侧上且位于所述连接盘 (14)阵列的各个连接盘之间，所述第一成型化合物具有包括一部分所述第一侧表面(121) 的表面；以及第二成型化合物(36)，其密封所述至少一个半导体装置( )、所述芯片附着点(124) 阵列和所述路径电路06)，其中所述连接盘和所述芯片附着点由单片导电结构形成，且所述连接盘(14)阵列具有的横向范围大于或等于所述芯片附着点(124)阵列的横向范围。
2.权利要求1所述的封装(138)，其中所述引线框架和所述路径电路06)是单一导电衬底(10)的组成部分。
3.权利要求2所述的封装(138)，其中所述单一导电衬底(10)是铜或铜基合金。
4.权利要求2所述的封装(138)，其中由所述连接盘(14)阵列限定的第一周界不会超过由所述至少一个半导体装置08)所限定的第二周界。
5.权利要求4所述的封装(138)是芯片级封装。
6.权利要求2所述的封装(138)，进一步包括热沉(42)，所述热沉0 是具有所述引线框架的单一导电衬底且与所述连接盘(14)阵列共面。
7.权利要求2所述的封装(138)，进一步包括用于接合所述至少一个半导体装置08) 中的一个的芯片焊盘(44)，所述芯片焊盘04)与所述引线框架是一体的。
8.权利要求2所述的封装(138)，进一步包括用于接合无源装置(5 的接合点，所述接合点与所述引线框架是一体的。
9.权利要求2所述的封装(138)，其中所述至少一个半导体装置08)与所述路径电路 (26)之间的距离(32)至少是25微米，且由所述距离(32)所限定的空间填充有第二成型化合物(36)。
10.权利要求1所述的封装(138)，其中所述连接盘(14)阵列内的至少一个连接盘包含焊膏、Sn、Ag、Au和NiAu中的至少一个。
11.一种用于包封至少一个半导体装置08)的封装(138)，包括引线框架，所述引线框架包含导电衬底且具有相对的第一和第二侧，所述引线框架的所述第一侧具有平坦的第一侧表面(121)和连接盘(14)阵列，每个所述连接盘的表面包括一部分所述第一侧表面，所述连接盘适于接合到外部电路且安排成第一图案，以及所述引线框架的所述第二侧具有平坦的第二侧表面(12 和芯片附着点(124)阵列， 每个所述芯片附着点包括一部分所述第二侧表面，所述芯片附着点安排成第二图案且通过互连(30)直接电互连到所述至少一个半导体装置08)上的输入/输出焊盘，所述芯片附着点设置成与所述输入/输出焊盘相对，和多个电隔离的路径电路(26)，其每个具有包括一部分所述第二侧表面且与所述芯片附着点(124)共面的表面，且其电互连所述连接盘(14)阵列和所述芯片附着点(124)阵列的独立组合；第一成型化合物(18)，其设置在所述引线框架的所述第一侧上且位于所述连接盘 (14)阵列的各个连接盘之间，所述第一成型化合物具有相对于所述第一侧表面(121)凹进的表面；以及第二成型化合物(36)，其密封所述至少一个半导体装置( )、所述芯片附着点(124) 阵列和所述路径电路06)，其中所述连接盘和所述芯片附着点由单片导电结构形成，且所述连接盘(14)阵列具有的横向范围大于或等于所述芯片附着点(124)阵列的横向范围。
12.权利要求11所述的封装(138)，其中所述引线框架和所述路径电路06)是单一导电衬底(10)的组成部分。
13.权利要求12所述的封装(138)，其中所述单一导电衬底(10)是铜或铜基合金。
14.权利要求12所述的封装(138)，其中由所述连接盘(14)阵列限定的第一周界不会超过由所述至少一个半导体装置08)所限定的第二周界。
15.权利要求14所述的封装(138)是芯片级封装。
16.权利要求12所述的封装(138)，进一步包括热沉(42)，所述热沉0 是具有所述引线框架的单一导电衬底且与所述连接盘(14)阵列共面。
17.权利要求12所述的封装(138)，进一步包括用于接合所述至少一个半导体装置 (28)中的一个的芯片焊盘(44)，所述芯片焊盘04)与所述引线框架是一体的。
18.权利要求12所述的封装(138)，进一步包括用于接合无源装置(5 的接合点，所述接合点与所述引线框架是一体的。
19.权利要求12所述的封装(138)，其中所述至少一个半导体装置08)与所述路径电路06)之间的距离(32)至少是25微米，且由所述距离(32)所限定的空间填充有所述第二成型化合物(36)。
20.权利要求11所述的封装(138)，其中所述连接盘(14)阵列内的至少一个连接盘包含焊膏、Sn、Ag、Au和NiAu中的至少一个。
21.一种用于包封至少一个半导体装置08)的封装(38)，包括引线框架，所述引线框架包含导电衬底且具有相对的第一和第二侧，所述引线框架的所述第一侧具有平坦的第一侧表面和连接盘(14)阵列，每个所述连接盘的表面包括一部分所述第一侧表面，所述连接盘适于接合到外部电路且安排成第一图案，以及所述引线框架的所述第二侧具有平坦的第二侧表面和芯片附着点04)阵列，每个所述芯片附着点从所述第二侧表面突出，所述芯片附着点安排成第二图案且通过互连(30) 直接电互连到所述至少一个半导体装置08)上的输入/输出焊盘，所述芯片附着点设置成与所述输入/输出焊盘相对，和多个电隔离的路径电路(26)，其每个具有包括一部分所述第二侧表面的表面，且电互连所述连接盘(14)阵列和所述芯片附着点04)阵列的独立组合；第一成型化合物(18)，其设置在所述第一侧表面上且位于所述连接盘(14)阵列的各个连接盘之间，所述第一成型化合物具有包括一部分所述第一侧表面的表面；以及第二成型化合物(36)，其密封所述至少一个半导体装置( )、所述芯片附着点04)阵列和所述路径电路06)，其中所述连接盘和所述芯片附着点由单片导电结构形成，且所述连接盘(14)阵列具有的横向范围大于或等于所述芯片附着点04)阵列的横向范围。
22.权利要求21所述的封装(38)，其中所述引线框架和所述路径电路06)是单一导电衬底(10)的组成部分。
23.权利要求22所述的封装(38)，其中所述单一导电衬底(10)是铜或铜基合金。
24.权利要求22所述的封装(38)，其中由所述连接盘(14)阵列限定的第一周界不会超过由所述至少一个半导体装置08)所限定的第二周界。
25.权利要求M所述的封装(38)是芯片级封装。
26.权利要求22所述的封装(38)，进一步包括热沉(42)，所述热沉0 是具有所述引线框架的单一导电衬底且与所述连接盘(14)阵列共面。
27.权利要求22所述的封装(38)，进一步包括用于接合所述至少一个半导体装置08) 中的一个的芯片焊盘(44)，所述芯片焊盘04)与所述引线框架是一体的。
28.权利要求22所述的封装(38)，进一步包括用于接合无源装置(5 的接合点，所述接合点与所述引线框架是一体的。
29.权利要求22所述的封装(38)，其中所述至少一个半导体装置08)与所述路径电路06)之间的距离(32)至少是25微米，且由所述距离(32)所限定的空间填充有所述第二成型化合物(36)。
30.权利要求22所述的封装(38)，其中所述至少一个半导体装置08)与所述路径电路06)之间的距离(32)至少是75微米，且由所述距离(32)所限定的空间填充有所述第二成型化合物(36)。
31.权利要求30所述的封装(38)，其中所述距离(32)是从约100微米至约150微米。
32.权利要求21所述的封装(38)，其中所述连接盘(14)阵列内的至少一个连接盘包含焊膏、Sn、Ag、Au和NiAu中的至少一个。
33.一种用于包封至少一个半导体装置08)的封装(38)，包括引线框架，所述引线框架包含导电衬底且具有相对的第一和第二侧，所述引线框架的所述第一侧具有平坦的第一侧表面和连接盘(14)阵列，每个所述连接盘的表面包括一部分所述第一侧表面，所述连接盘适于接合到外部电路且安排成第一图案，以及所述引线框架的所述第二侧具有平坦的第二侧表面和芯片附着点04)阵列，每个所述芯片附着点从所述第二侧表面突出，所述芯片附着点安排成第二图案且通过互连(30) 直接电互连到所述至少一个半导体装置08)上的输入/输出焊盘，所述芯片附着点设置成与所述输入/输出焊盘相对，和多个电隔离的路径电路(26)，每个所述路径电路具有包括一部分所述第二侧表面的表面，且电互连所述连接盘(14)阵列和所述芯片附着点04)阵列的独立组合；第一成型化合物(18)，其设置在所述第一侧表面上且位于所述连接盘(14)阵列的各个连接盘之间，所述第一成型化合物具有相对于所述第一侧表面凹进的表面；以及第二成型化合物(36)，其密封所述至少一个半导体装置( )、所述芯片附着点04)阵列和所述路径电路06)，其中所述连接盘和所述芯片附着点由单片导电结构形成，且所述连接盘(14)阵列具有的横向范围大于或等于所述芯片附着点04)阵列的横向范围。
34.权利要求33所述的封装(38)，其中所述引线框架和所述路径电路06)是单一导电衬底(10)的组成部分。
35.权利要求34所述的封装(38)，其中所述单一导电衬底(10)是铜或铜基合金。
36.权利要求34所述的封装(38)，其中由所述连接盘(14)阵列限定的第一周界不会超过由所述至少一个半导体装置08)所限定的第二周界。
37.权利要求36所述的封装(38)是芯片级封装。
38.权利要求34所述的封装(38)，进一步包括热沉(42)，所述热沉0 是具有所述引线框架的单一导电衬底且与所述连接盘(14)阵列共面。
39.权利要求34所述的封装(38)，进一步包括用于接合所述至少一个半导体装置08) 中的一个的芯片焊盘(44)，所述芯片焊盘04)与所述引线框架是一体的。
40.权利要求34所述的封装(38)，进一步包括用于接合无源装置(5 的接合点，所述接合点与所述引线框架是一体的。
41.权利要求34所述的封装(38)，其中所述至少一个半导体装置08)与所述路径电路06)之间的距离(32)至少是25微米，且由所述距离(32)所限定的空间填充有所述第二成型化合物(36)。
42.权利要求34所述的封装(38)，其中所述至少一个半导体装置08)与所述路径电路06)之间的距离(32)至少是75微米，且由所述距离(32)所限定的空间填充有所述第二成型化合物(36)。
43.权利要求42所述的封装(38)，其中所述距离(32)是从约100微米至约150微米。
44.权利要求1所述的封装(38)，其中所述连接盘(14)阵列内的至少一个连接盘包含焊膏、Sn、Ag、Au和NiAu中的至少一个。
45.一种用于包封至少一半导体装置0 )的封装038，248)，包括引线框架，所述引线框架包含导电衬底且具有相对的第一和第二侧，所述引线框架的所述第一侧具有平坦的第一侧表面(221)和连接盘(14)阵列，每个所述连接盘的表面包括一部分所述第一侧表面，所述连接盘适于接合到外部电路且安排成第一图案，以及所述引线框架的所述第二侧具有平坦的第二侧表面(22 和引线接合点(224)阵列， 每个所述引线接合点包括一部分所述第二侧表面，所述引线接合点安排成第二图案且电互连到所述至少一个半导体装置(228)上的输入/输出焊盘；以及多个电隔离的路径电路026)，每个所述路径电路具有包括一部分所述第二侧表面且与所述引线接合点(224)共面的表面，且电互连所述连接盘(14)阵列和所述引线接合点 (224)阵列的独立组合；第一成型化合物(18)，其设置在所述引线框架的所述第一侧上且位于所述连接盘 (14)阵列的各个连接盘之间；以及第二成型化合物(36)，其密封所述至少一个半导体装置0观)、所述引线接合点(224) 阵列和所述路径电路(226)，其中所述连接盘和所述引线接合点由单片导电结构形成，且所述连接盘(14)阵列具有的横向范围大于或等于所述引线接合点(224)阵列的横向范围。
46.权利要求45所述的封装038，248)，其中所述引线框架和所述路径电路(226)是单一导电衬底(10)的组成部分。
47.权利要求46所述的封装038，248)，其中所述单一导电衬底(10)是铜或铜基合金。
48.权利要求46所述的封装038，248)，其中由所述连接盘(14)阵列限定的第一周界不会超过由所述至少一个半导体装置(228)所限定的第二周界。
49.权利要求45所述的封装038，248)，其中第一成型化合物具有包括一部分所述第一侧表面021)的表面。
50.权利要求45所述的封装038，248)，其中所述第一成型化合物具有相对于所述第一侧表面021)凹进的表面。
51.权利要求46所述的封装038)，进一步包括热沉(42)，所述热沉0 是具有所述引线框架的单一导电衬底且与所述连接盘(14)阵列共面。
52.权利要求46所述的封装038)，进一步包括用于接合所述至少一个半导体装置 (228)中的一个的芯片焊盘025)，所述芯片焊盘(225)与所述引线框架是一体的。
53.权利要求52所述的封装038)，其中所述芯片焊盘025)与所述路径电路(226) 共面且具有包括一部分所述第二侧表面022)的表面。
54.权利要求46所述的封装048)，进一步包括设置在至少部分所述第二侧表面(222) 上的非导电层030)，使得所述引线接合点(224)不被非导电层覆盖，同时至少一个路径电路(226)在非导电层之下延伸。
55.权利要求M所述的封装048)，其中所述至少一个半导体装置(228)设置在非导电层(230)上。
56.权利要求55所述的封装048)，其中所述第一图案中的至少一个所述连接盘(14) 位于第一侧表面的一部分上，该部分对应于由半导体装置(228)所覆盖的第二侧表面的部分，由此至少一个电导体在所述半导体装置之下、从所述第一侧表面延伸到所述第二侧表面，且在所述非导电层之下电连接到路径电路。
57.权利要求45所述的封装038，248)，其中所述连接盘(14)阵列内的至少一个连接盘包含焊膏、Sn、Ag、Au和NiAu中的至少一个。
58.权利要求45所述的封装038，248)，其中至少一个所述引线接合点(224)包含Ag、 NiPdAu和NiAu中的至少一个。
全文摘要
一种用于半导体封装的连接芯片焊盘的引线框架。一种用于成型的塑料半导体封装的再分布引线框架，其由导电衬底通过连续金属移除工艺形成。所述工艺包括图案化衬底的第一侧以形成由沟道隔离的连接盘阵列；将第一成型化合物设置在那些沟道内；图案化衬底的第二侧以形成芯片附着点阵列和电互连连接盘阵列与芯片附着点阵列的路径电路；直接将半导体装置上的输入/输出焊盘电互连到芯片附着点；以及用第二成型化合物密封半导体装置、芯片附着点阵列和路径电路。本工艺尤其适于制造芯片级封装和非常薄的封装。
文档编号H01L23/31GK102412224SQ20111026577
公开日2012年4月11日 申请日期2011年7月26日 优先权日2010年7月26日
发明者A·苏巴吉奥, R·S·S·安东尼奥, S·伊斯拉姆 申请人:宇芯(毛里求斯)控股有限公司